集成半导体器件制造技术

在此公开了一种集成半导体器件，包括：第一半导体器件，其具有时钟生成部分、存储输入数据作为传输数据的第一数据存储部分、数据输出端子，其为第一数据存储部分的每一个都提供一个、以及被适配为输出传输时钟的时钟输出端子；以及第二半导体器件，其具有接收传输数据的数据输入端子、被适配为接收传输时钟的时钟输入端子、与分别存储输入数据的数据输入端子相关联的第二数据存储部分、以及分别与第二数据存储部分相关联的选择部分，用于选择传输数据或者向第一串联电路中相关联的第二数据存储部分位移或输出的数据，所述第一串联电路通过以串联方式连接第二数据存储部分而形成，所述选择部分向相关联的第二数据存储部分提供所选择的数据。

【技术实现步骤摘要】

本公开涉及一种其中集成有半导体器件的集成半导体器件，并且更具体地涉及一种具有适配为测试组成该集成半导体器件的半导体器件之间的连接状态是否适当 (appropriate)的电路的集成半导体器件。
技术介绍
在相关技术中已知作为用于测试半导体芯片之间的连接是否适当的技术(下文也称为连接测试)的边界扫描技术。已经将边界扫描技术标准化为IEEE标准1149. 1标准测试接入端口和边界扫描架构。该边界扫描标准由JTAG(联合测试行动组)制定。在使用边界扫描技术的连接测试中，将用于边界扫描技术的内部电路事先合并入被测试的半导体芯片。该内部电路亦称为边界扫描单元(cell)并且提供给用于半导体芯片和外部设备之间的连接的每个端子。然后，将这些半导体芯片以菊花链(daisy chain) 方式连接在一起，并且通过控制其中提供的边界扫描单元向外部设备以及从外部设备传送信号。结果，可以测试半导体器件之间的连接以便确定连接是否适当。然而，边界扫描技术为半导体芯片的每个端子使用边界扫描单元，因此导致显著的更大的电路尺寸。出于此原因，已知作为与两个半导体芯片之间的连接测试有关的传统技术的以下技术。即，将包括触发器和开关的测试电路插入至两个半导体芯片的每个端子和内部电路之间。然后，在测试期间，改变开关状态以便形成串联连接两个半导体芯片的每个触发器的输入端与输出端的信号路径。在该条件中，向触发器相继地(successively)提供数据以便写入该数据。接着，改变开关状态以便形成经由相关联的端子将半导体器件之一的每个触发器与另一半导体器件的触发器之一相连接的信号路径。这允许将数据从半导体器件之一的每个触发器位移至另一半导体器件的触发器之一。最终，形成串联连接两个半导体芯片的每个触发器的输入端与输出端的信号路径以便读取数据，由此基于读取的数据确定端子之间的连接是否适当(参照，例如，日本专利特开第2009-47486号(图1))。在基于传统技术的这种配置的情况下，为每个端子仅仅合并适配为改变信号路径的触发器和开关，因此提供了比边界扫描技术更小的电路尺寸。
技术实现思路
连接测试被设计用于检验DC特征，即，半导体器件之间的布线的连续性。相反，还执行AC特征测试来检验在以用于正常操作的实际速度进行的半导体器件之间的数据传输期间是否正确地传输数据。作为不同测试例程来进行连接测试和AC特征测试，这是因为在半导体器件中使用不同的电路和端子。由于以上原因，优选地可以与连接测试同时执行如上描述的适配为用于检验半导体器件之间的数据传输的AC特征的测试，这是因为其提供改进的测试效率。然而，以上传统技术在两个芯片之间使用两个独立的时钟。此外，一般将这些在测试期间使用的时钟设置为低于用于正常操作的速度。因此，与使用以上传统技术执行的连接测试一起、以用于正常操作的数据传输速度来执行AC特征测试是困难的。应该注意的是，这一点也适用于边界扫描技术。鉴于以上做出本公开，并且期望在集成半导体器件之间能够与各半导体器件之间的连接测试一起执行各半导体器件之间的数据传输的AC特征测试。根据本公开第一模式，提供了包括第一和第二半导体器件的集成半导体器件。第一半导体器件包括时钟生成部分、第一数据存储部分、数据输出端子以及时钟输出端子。 时钟生成部分生成时钟。第一数据存储部分与时钟同步地存储输入数据作为将要传输到第二半导体器件的传输数据。为第一数据存储部分的每一个提供一个数据输出端子，以便输出传输数据。时钟输出端子输出时钟作为传输时钟。第二半导体器件包括数据输入端子、 时钟输入端子、第二数据存储部分以及选择部分。数据输入端子与数据输出端子相连接用于接收传输数据。时钟输入端子与时钟输出端子相连接用于接收传输时钟。第二数据存储部分的每一个与数据输入端子之一相关联用于与传输时钟同步地存储输入数据。选择部分的每一个与第二数据存储部分之一相关联并且选择从数据输入端子接收的传输数据或者选择被位移或输出至第一串联电路中相关联的第二数据存储部分的数据。第一串联电路通过以相继串联连接第二数据存储部分而形成。选择部分的每一个向相关联的第二数据存储部分提供所选择的数据。这提供了这样的有利效果在连接测试期间与基于在第一半导体器件中生成的时钟的传输时钟同步地从第一半导体器件向第二半导体器件对传输数据进行传输。此外，在第一模式中，第一半导体器件还可以包括相位调节部分。相位调节部分在传输数据和传输时钟之间设置预定的相位差从而满足保持时间和建立时间条件。相位调节部分允许从数据输出端子和时钟输出端子输出其间具有预定相位差的传输数据和传输时钟。这提供了这样的有利效果以这样的方式与传输时钟同步地从第一半导体器件向第二半导体器件对传输数据进行传输，来确保建立时间和保持时间。另外，在第一模式中，时钟生成部分可以以用于预定的数据传输速度的数据传输频率来生成时钟，从而将传输数据以预定的数据传输速度传输至第二半导体器件。这提供了这样的有利效果以连接测试必需的数据传输速度从第一半导体器件向第二半导体器件传输传输数据。还此外，在第一模式中，第一半导体器件还可包括第一传输数据位移电路。第一传输数据位移电路通过在从第一数据存储部分到数据输出端子的传输数据的传送路径中，相继地串联连接一个或多个第三数据存储部分而形成。第三数据存储部分与时钟同步地存储输入数据。时钟生成部分可生成包括基于第三数据存储部分的数目设置的脉冲数的时钟， 从而将在第一数据存储部分中存储的数据位移并存储至位于第一传输数据位移电路的最后一级的第三数据存储部分中。这提供了这样的有利效果在将传输数据传输至第二半导体器件之前，将在第一数据存储部分中存储的传输数据存储至位于第一半导体器件的最后一级的第三数据存储部分中。另外，在第一模式中，当生成包括基于第三数据存储部分的数目设置的脉冲数的时钟时，时钟生成部分可设置低于数据传输频率的频率。这提供了这样的有利效果以低速将传输数据从第一数据存储部分位移至位于最后一级的第三数据存储部分。此外，在第一模式中，第二半导体器件还可包括第二传输数据位移电路。第二传输数据位移电路通过在从数据输入端子至第二数据存储部分的传输数据的传送路径中，相继地串联连接第四数据存储部分而形成。第四数据存储部分与时钟同步地存储输入数据。时钟生成部分可以生成包括基于从预定的第四数据存储部分提供至最后一级的第四数据存储部分的数目设置的脉冲数的时钟，从而将在第二传输数据位移电路中的预定的第四数据存储部分中存储的传输数据位移至并存储于第二数据存储部分中。这提供了这样的有利效果在第二数据存储部分中存储在预定的第四数据存储部分中存储的、被相继传输至向第二半导体器件的传输数据。此外，在第一模式中，当生成包括基于从预定的第四数据存储部分提供至最后一级的第四数据存储部分的数目设置的脉冲数的时钟时，时钟生成部分可设置低于数据传输频率的频率。这提供了这样的有利效果以低速将传输数据从预定的第四数据存储部分位移至第二数据存储部分。此外，根据第一模式的集成半导体器件还可包括第二串联电路。第二串联电路通过相继地串联连接第一数据存储部分而形成以便相继地接收具有预定值的数据。时钟生成部分可生成包括基于第一数据存储部分的数目设置的脉冲数的时钟，从而在第一数据存储部分中存储具有预定的值的数据本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：青木健知，
申请(专利权)人：索尼公司，
类型：发明
国别省市：