半导体器件和半导体埋层的制造方法技术

本发明专利技术实施例公开了一种半导体器件和半导体埋层的制造方法，该方法包括：提供基底，所述基底包括第一氧化层；以具有第一埋层区图案的光刻胶层为掩膜，在所述基底表面内形成第一埋层区，所述第一埋层区与基底的其他区域具有不同的掺杂状态；在具有第一埋层区的基底表面上形成第二氧化层；以所述第二氧化层为掩膜在所述基底表面内采用自对准工艺形成第二埋层区。本发明专利技术公开的方法既降低了埋层工艺流程复杂度，减少了工艺成本，又降低了出现晶格缺陷的几率。

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，更具体地说，涉及一种。
技术介绍
半导体埋层技术被广泛的应用于集成电路的制造过程中，特别是对三极管性能要求较高的集成电路工艺，随着集成电路的大规模化和工艺的复杂化，埋层技术的发展，势必会影响集成电路的性能以及制造工艺的发展。埋层技术主要应用于双极型晶体管的制造过程，可以减少器件的导通电阻，进而减少功耗，降低寄生电容，从而提高器件的工作效率。具体说来，对于双极型器件(即BJT器件)，埋层的存在可以降低集电极的电阻，提高特征频率Ft，同时N型高掺杂埋层的存在可以有效的预防薄外延、低掺杂的集电区外延被反偏电压全部转换为空间势垒区；对于MOS 器件，埋层的存在相当于提高了寄生PNP管的基区浓度，能够减少低阻抗通路Latch-up的发生。Latch-up是指CMOS晶片中，在电源VDD和地线GND(VSS)之间，由于寄生的PNP和 NPN双极型器件相互影响而产生的低阻抗通路，它的存在会使VDD和GND之间产生大电流。传统的埋层工艺主要有两种，一是通过光刻工艺对基底进行选择性注入以形成不同杂质类型的埋层，二是采用低压沉积的氮化硅层(即LPSIN层)作为硬掩膜(hard mask)，通过生长较厚的氧化层作为掩膜，进而实现埋层的自对准注入。下面结合附图对两种方法的步骤进行简单介绍。传统埋层工艺一的工艺流程如图1-图6所示，包括以下步骤1、提供基底11，通过热氧化工艺在基底11上形成较厚的氧化层12，通过光刻和腐蚀工艺将需要进行第一埋层注入的区域的氧化层去除，在氧化层12中形成第一埋层区图案，之后除去减反射层13和光刻胶层14(参见图1和图2)；2、通过热氧化工艺在需要进行第一埋层区注入的基底表面上形成较薄的氧化层 15，将氧化层15作为掩壁层，采用离子注入的方式，在基底内形成第一埋层区16(参见图3 和图4，图中第一埋层区以N型掺杂为例，下同)；3、通过光刻和腐蚀工艺将需要进行第二埋层区注入的基底表面上的氧化层去除， 重复步骤2的方法，在基底内形成第二埋层区17(参见图5和图6，第二埋层以P型掺杂为例，下同)。采用该方法制造半导体埋层时，需要进行两次光刻的过程，增加了一道光刻成本， 使得整个工艺流程开发周期变长，工艺成本增加。传统埋层工艺二的工艺流程如图7-图11所示，包括以下步骤1、提供基底21，通过热氧化工艺在基底21上形成第一氧化层22，再淀积一层 LPSIN层23，通过光刻工艺定义N型掺杂区域，从而在LPSIN层中形成第一埋层区的图案， 注入N型掺杂的杂质，即在基底内形成第一埋层区24(参见图7和图8)；2、以LPSIN层23为掩膜，通过热氧化工艺，在第一埋层区M上形成较厚的第二氧化层25，去除需进行P型掺杂区域的SIN，之后以第二氧化层25为掩膜，注入P型掺杂的杂质，即在基底内形成第二埋层区26 (参见图9和图10)。参见图10和图11，采用该方法制造半导体埋层时，第二氧化层25的厚度一般为 5800 A,去除第一氧化层22和第二氧化层25后的第一埋层区M和第二埋层区沈间的厚度差(台阶)一般为2900 A。然而，在实际生产过程中，采用传统埋层工艺二制造半导体埋层时，往往会出现晶格缺陷的情况，导致半导体器件电性降低，不能达到设计要求。
技术实现思路
本专利技术实施例提供一种半导体器件及其埋层的制造方法，较传统埋层工艺一，降低了埋层工艺流程复杂度，减少了工艺成本，较传统埋层工艺二降低了出现晶格缺陷的几率。为实现上述目的，本专利技术实施例提供了如下技术方案一种半导体埋层的制造方法，包括提供基底，所述基底包括第一氧化层；以具有第一埋层区图案的光刻胶层为掩膜，在所述基底表面内形成第一埋层区， 所述第一埋层区与基底的其他区域具有不同的掺杂状态；在具有第一埋层区的基底表面上形成第二氧化层；以所述第二氧化层为掩膜在所述基底表面内采用自对准工艺形成第二埋层区。优选的，所述掺杂状态包括掺杂浓度或者杂质种类。优选的，所述第二氧化层覆盖于第一埋层区上的部分为第一区域，所述第二氧化层覆盖于基底其他区域上的部分为第二区域，所述第一区域的厚度大于第二区域的厚度。优选的，该方法还包括形成第二埋层区后，去除第一氧化层和第二氧化层。优选的，所述形成第一埋层区的工艺条件为注入离子为锑，注入能量为40kev， 掺杂剂量为lE15cnT3，掺杂浓度为5E16cnT3。优选的，所述形成第二氧化层采用的工艺为湿氧工艺。优选的，所述形成第二氧化层的温度为815°C。优选的，所述第一区域的厚度为2500人，所述第二区域的厚度为600 A。本专利技术实施例还公开了一种半导体器件，包括基底，所述基底包括第一氧化层；位于所述基底表面内的第一埋层区，所述第一埋层区与基底的其他区域具有不同的掺杂状态；位于所述基底表面内的第二埋层区，所述第二埋层区是以位于所述第一埋层区的基底表面上的第二氧化层为掩膜采用自对准工艺形成的。优选的，所述第二氧化层覆盖于第一埋层区上的部分为第一区域，所述第二氧化层覆盖于基底其他区域上的部分为第二区域，所述第一区域的厚度大于第二区域的厚度。与现有技术相比，上述技术方案具有以下优点本专利技术实施例的半导体器件及其埋层的制造方法，利用在杂质浓度不同的区域， 热氧化速度也不同的原理，使得覆盖于第一埋层区的第二氧化层的厚度大于覆盖于基底其他区域上的第二氧化层的厚度，在进行第二埋层的注入时，注入离子不会穿过第二氧化层， 而只能穿过第一氧化层，因此只需以第二氧化层为掩膜即可实现自对准注入，减少了一次光刻过程，进而简化了工艺流程，降低了工艺成本。本专利技术实施例利用杂质浓度差异，使形成的第二氧化层在不同区域的厚度不同， 而并不采用LPSIN层作为掩膜形成第二氧化层，避免了因LPSIN淀积对基底产生的压应力， 减少了第二氧化层形成过程对基底的应力，即降低了因应力原因引入的产生晶格缺陷的因素，进而降低了出现晶格缺陷的几率。附图说明通过附图所示，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图1-图6为传统埋层工艺一的剖面图；图7-图11为传统埋层工艺二的剖面图；图12-图16为本专利技术实施例公开的半导体埋层制造方法的剖面图。 具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
部分所述，采用传统埋层工艺二制造的半导体器件，经常出现晶格缺陷，专利技术人研究发现，本质原因在于采用LPSIN层为掩膜形成第二氧化层，在该过程中， 第二氧化层向四周扩散过程中，周边的介质分为不同的层次，即第一氧化层和LPSIN层，由于LPSIN的存在，使得基底受到LPSIN本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：吴孝嘉，罗泽煌，宋华，
申请(专利权)人：无锡华润上华半导体有限公司，无锡华润上华科技有限公司，
类型：发明
国别省市：