数据处理系统中具有窥探能力的存储器测试技术方案

一种测试存储器(14)的方法，包括生成(62、66)诸如测试地址(46)的多个地址，访问(64、68)多个地址中的每一个的内容并且在存储电路(32、34)中存储它们，在多个地址上执行(70)测试，通过发送访问地址给窥探电路(36)来访问(84、86)存储器测试电路，确定(88)访问地址是否与多个地址中的至少一个匹配并且响应于该确定而生成至少一个命中指示符(52、54)，生成(92)窥探未命中指示符(27)，确定(94)其是否指示未命中，如果其指示未命中，则响应于访问地址而访问(96)存储器，以及如果其没有指示未命中，则或者(98)将窥探数据(23)从互连主控器(12)存储至存储电路的所选部分或者从存储电路的所选部分读取窥探数据到互连主控器。

【技术实现步骤摘要】
【国外来华专利技术】
本公开总体上涉及数据处理系统，并且更具体地，本公开涉及具有窥探能力的存储器测试。
技术介绍
存储器测试对于保证适当操作十分重要。在现今可用的许多数据处理系统中，运行测试软件来执行存储器测试。然而，当正在执行存储器测试时，这类存储器测试阻止运行其它软件应用程序的能力。这限制了可以执行存储器测试的时间点。存储器测试还固有地需要改变存储器内容。为了在正常的系统操作期间允许存储器测试，在测试之后以及在继续操作之前必须恢复或者重建其预测试内容。这可能是非常耗时的，并且常常是实际上不可行的。附图说明本专利技术通过示例的方式来说明并且不受附图的限制，附图中相同的附图标记表示相同的元件。附图中的元件出于简明和清楚的目的而被例示并且不需要按照比例来绘制。图1以框图的形式例示了根据本专利技术一个实施例的数据处理系统。图2以框图的形式例示了根据本专利技术一个实施例的图1中存储器测试电路的一部分。图3以示意图的形式例示了根据本专利技术一个实施例的图2中AUT比较器的一部分。图4和图5以示意图的形式例示了根据本专利技术一个实施例的图2中别名比较器的一部分。图6以示意图的形式例示了根据本专利技术一个实施例的图2中未命中确定电路的一部分。图7例示了根据本专利技术一个实施例的测试图1的存储器的方法。图8例示了根据本专利技术一个实施例的窥探访问地址的方法。具体实施例方式本申请所描述的各种实施例允许存储器测试发生的同时访问存储器的数据处理系统上的数据处理活动可以继续操作。数据处理活动可以包括(但不限于)数据处理系统中处理器上的软件运行或者直接存储器访问设备操作。在一个实施例中，使用内建自测试的硬件存储器(MBIST)来执行对于需要访问正在被测试的存储器的数据处理活动而言透明的存储器测试。在一个实施例中，当将要测试存储器的特定部分时，首先将该部分复制到寄存器或者某些其它存储电路。在访问存储器的数据处理活动期间，使用窥探机制来确定来自数据处理系统中数据处理活动的存储器访问请求何时对应于当前正在被测试的存储器部分。在此情况下，可以通过寄存器的使用而非访问存储器来响应存储器访问。然而，如果确定存储器访问不对应于当前正在被测试的存储器部分，可以通过访问存储器来响应存储器访问。而且，在一个实施例中，当正在测试存储器的特定地址位置时，在作为该地址的别名的一个或更多个其它地址上可能出现故障机制并且因此应当与该地址一同被测试。在一个实施例中，与正在被测试的地址相比，该一个或更多个地址别名通过使该地址的单个位反转来与正在被测试的地址相关(下文将更加详细地其示例)。因此，在一个实施例中，所选择的将要被存储至窥探机制中的寄存器的存储器的特定部分可以对应于正在被测试的存储器中的地址位置以及由该地址中的单个位反转所产生的那些地址。依此，可以最小化出于窥探的目的而需要被存储至寄存器的存储器数量。也就是说，通过将存储器测试限制到最可能的地址别名，可以防止地毯式测试(通常仅仅在出厂或者上电时进行)，并且允许在存储器的正常操作期间的改进的存储器测试。如本申请所使用的那样，术语“总线”用来指可以用来传输诸如数据、地址、控制或者状态的一个或更多个各种类型的信息的多个信号或者导线。本申请所讨论的导线可以参考单条导线、多条导线、单向导线或者双向导线来例示或者描述。然而，不同的实施例可以改变导线的实现方式。例如，可以使用分离的单向导线而不是双向导线，并且反之亦然。此外，可以由串行地或者以时分多路的方式传输多个信号的单条导线来替代多条导线。类似地，可以将携带多个信号的单条导线分为携带这些信号的子集的各个不同导线。因此，存在用于传输信号的很多选项。当涉及将信号、状态位或者类似装置分别呈现为其逻辑真或者逻辑假状态时，本申请使用术语“断言”或者“设置”和“求反”(或者“去断言”或者“清除”)。如果逻辑真状态为逻辑电平1，则逻辑假状态为逻辑电平0。并且如果逻辑真状态为逻辑电平0，则逻辑假状态为逻辑电平1。本申请所描述的每个信号可以被设计为正或负逻辑，其中可以通过信号名称上的杠或者名称后的星号(* )来指示负逻辑。在负逻辑信号的情况下，信号是低电平有效，其中逻辑真状态对应于逻辑电平0。在正逻辑信号的情况下，信号是高电平有效，其中逻辑真状态对应于逻辑电平1。注意，本申请所描述的信号中的任何一个可以被设计为负或者正逻辑信号。因此，在替代实施例中，被描述为正逻辑信号的那些信号可以实现为负逻辑信号， 并且被描述为负逻辑信号的那些信号可以实现为正逻辑信号。本申请使用方括弧来指示总线的导线或者值的位位置。例如，“总线60”或者“总线60的导线”指示总线60的8条较低次序的导线，而“地址位”或者 “地址”指示地址值的8个较低次序的位。数字前的符号“$”表示该数字以其十六进制或者基数16形式来表示。数字前的符号“ % ”表示该数字以二进制或者基数2形式来表 图1以框图的形式例示了根据本专利技术一个实施例的数据处理系统10。系统10包括处理器12、存储器14、存储器测试电路16、(一个或更多个)其它模块20和系统互连18。 处理器12、存储器14和(一个或更多个)其它模块20(若有的话)中的每一个双向耦合至存储器测试电路16。存储器14的接口电路22为存储器测试电路16提供读/写(R/W) 指示符四和访问地址25。存储器测试电路16为接口电路22提供窥探未命中指示符27， 并且接口电路22与存储器测试电路16双向传输所窥探的数据23。在一个实施例中，处理器12是能够进行上述数据处理活动的任何设备，诸如通用处理器或者数字信号处理器，并且可以被称为互连主控器。或者，处理器12可以替代地为任何其它类型的互连主控器，诸如直接存储器访问(DMA)控制器等等。同样，尽管只显示了一个处理器，但本领域技术人员将会知道所描述的实施例可以应用于具有多处理器的系统，其中这些多处理器中的一个或更多个能够访问存储器14。(一个或更多个)其它模块20可以包括其它互连主控器、其它存储器、外围设备、输入/输出(I/O)设备等等。替代地，可以不存在其它模块20。此外，尽管只显示了一个存储器，但本领域技术人员将会知道可以存在附加存储器，其也可以按照与存储器14相似的方式来测试和窥探。此外，注意，存储器14可以是能够被读取和写入的任何类型的存储器。注意，可以存在图1中未示出的耦合至系统互连18的附加功能模块。在一个实施例中，系统互连18可以表征为包含与系统中的每一模块耦合的多条导线的总线。在另一个实施例中，系统互连18可以是允许系统模块之间的同时通信的传统“交叉”型总线。在另一个实施例中，系统互连18可以是高级高性能总线(AHB)。AHB是ARM有限公司分布的AMBA 规范版本2中引入的总线协议。又在另一个实施例中，系统互连18可以是另一类型的系统互连系统。在操作中，处理器12能够进行为了读取访问、写入访问或者读取和写入访问而访问存储器14的数据处理活动(诸如，例如，执行软件)。处理器12如本领域所已知的那样来操作并且将不在本申请进行进一步地详细描述。当处理器12需要对存储器14进行访问 (读取或者写入访问)时，处理器12生成访问请求并且经由系统互连18提供该访问请求给存储器14。访问请求包括与存储器14中的地址位置对应的访问地址和指示访问请求是读取访问还是写入访本文档来自技高网...

【技术保护点】
１．一种测试存储器的方法，所述方法包含：生成第一地址以作为待测试地址（ＡＵＴ）；访问所述存储器中所述ＡＵＴ的内容并且将所述内容存储至待测试地址（ＡＵＴ）寄存器中；生成与所述存储器的一部分对应的多个地址；访问存储器中的所述多个地址中的每一个的内容并且将所述内容存储至多个寄存器；于所述存储器中在所述ＡＵＴ和所述多个地址上执行存储器测试；在互连主控器内生成访问地址；在存储器测试电路的窥探电路内接收所述访问地址；确定所述访问地址是否与所述ＡＵＴ匹配并且响应于该确定而生成第一命中指示符；确定所述访问地址是否与所述多个地址中的至少一个匹配并且响应于该确定而生成多个命中指示符；在窥探电路内生成窥探未命中指示符；确定所述窥探未命中指示符是否因为所述访问地址与所述ＡＵＴ和所述多个地址中的至少一个不匹配而指示未命中；如果所述窥探未命中指示符指示未命中，则响应于所述访问地址而访问所述存储器；以及如果所述窥探未命中指示符没有指示未命中，或者将窥探数据从所述互连主控器存储至包含所述ＡＵＴ寄存器和所述多个寄存器的组中的所选寄存器，其中基于所述第一命中指示符和所述多个命中指示符中的至少一个来确定所述所选寄存器，或者将所述窥探数据从包含所述ＡＵＴ寄存器和所述多个寄存器的组中的所述所选寄存器读取到所述互连主控器。...

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：G·R·莫里森，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US