一种用于形成栅沟槽结构的方法和用于制造沟槽MOSFET结构的方法，尤其公开了一种半导体器件和制造该器件的方法。该半导体器件包括：衬底，在上部部分上具有沟槽；栅绝缘层，位于沟槽的侧壁和底部上；以及非晶硅或多晶硅材料的导电栅，位于栅氧化层上。可以已经通过微波活化的氮以及B和/或P掺杂剂掺杂非晶硅或多晶硅层。该器件可通过以下方法制造，即在半导体衬底的上表面中设置沟槽，在沟槽侧壁和底部上形成栅绝缘层，以及在栅绝缘层上沉积掺杂的非晶硅或多晶硅层，并且之后在低温下利用微波活化所沉积的非晶硅或多晶硅层。所形成的多晶硅或非晶硅层包含较少空隙，而该空隙由Si晶粒运动而产生。还公开了其他实施例。
【技术实现步骤摘要】
本申请一般而言涉及半导体器件和制造这种器件的方法。更具体地，本申请公开了包含栅沟道(gate trench)结构的半导体器件，其中栅导体(gate conductor)由包含微波活化掺杂剂的导电硅层形成。
技术介绍
在多种电子设备中使用包含集成电路(IC)或分立器件(discrete device)的半导体器件。IC器件(或芯片，或分立器件)包含已制造在半导体材料的衬底表面中的小型化电子电路。该电路包括多个重叠层，包括含有能够扩散到衬底中的掺杂剂的层(称为扩散层)或含有被植入到衬底中的离子的层(植入层)。其他层为导体(多晶硅或金属层) 或导电层之间的连接(过孔或接触层)。可以在叠层(layer-by-layer)处理中制作IC器件或分立器件，该叠层处理使用多个步骤的组合，包括生长层、图像化、沉积、蚀刻、掺杂和清洁。通常使用硅晶片作为衬底，并且使用光刻法(photolithography)标记衬底的待掺杂或待沉积的不同区域并限定多晶硅、绝缘体或金属层。一种类型的半导体器件，金属氧化物半导体场效应晶体管(MOSFET)器件能够广泛地用于包括汽车电子设备、磁盘驱动器和电源的多种电子设备中。有些MOSFET器件能够形成在已构建在衬底中的沟槽中。使沟槽构造吸引注意的一个特征在于，电流垂直流过 MOSFET的沟道。这允许比其他MOSFET更高的电池(cell)和/或电流沟道密度，在这些其他MOSFET中电流水平地流过沟道且之后垂直地通过漏极(drain)。沟槽MOSFET器件包含形成在沟槽中的栅结构，其中该栅结构包含位于沟槽的侧壁和底部上(即邻近衬底材料) 的栅绝缘层，其中在栅绝缘层上已形成有导电层。
技术实现思路
本申请记载半导体器件和制造这种器件的方法。该半导体器件包含在上部部分中具有沟槽的衬底、位于沟槽的侧壁和底部上的栅绝缘层以及位于栅氧化层上的非晶硅或多晶硅材料的导电栅。非晶硅或多晶硅层可掺杂有已通过微波活化(activate，激活)的氮以及B和/或P掺杂剂。该器件可通过以下方法制造，即在半导体衬底的上表面中设置沟槽、 在沟槽侧壁和底部上形成栅绝缘层以及在栅绝缘层上沉积掺杂的非晶硅或多晶硅层，并且之后在低温下利用微波对沉积的非晶硅或多晶硅层进行活化。由于在低温处理期间Si晶粒运动减少，因而所形成的多晶硅或非晶硅层包含较少空隙(void)。附图说明根据附图能够更好地理解以下说明，其中图1示出制造半导体结构的方法的一些实施例，该半导体结构包含衬底和外延 (或“外”)层，在外延层的上表面具有掩模；图2示出用于制造半导体结构的方法的一些实施例，该半导体结构包含形成在外延层中的沟槽；图3示出用于制造半导体结构的方法的一些实施例，该半导体结构包含位于沟槽中的栅绝缘层；图4示出用于制造半导体结构的方法的一些实施例，该半导体结构包含形成在栅绝缘层上的导电Si栅；图5示出用于制造半导体结构的方法的一些实施例，该半导体结构包含位于栅上的绝缘帽；以及图6示出用于制造半导体结构的方法的一些实施例，该半导体结构包含沟槽 MOSFET 器件。附图示出了半导体器件和用于制造这种器件的方法的具体方面。与以下说明一起，附图例证并解释了这些方法的原理以及通过这些方法产生的结构。在附图中，为了清楚起见而夸大了层的厚度和区域范围。不同附图中的相同参考数字表示相同的元件，且因此将不再重复其说明。对于文中所使用的术语“在……上”、“附于”或“接合于”，一个物体 (例如，材料、层、衬底等)可以是位于、附于或接合于另一物体，而无论该物体是直接位于、 附于或接合于该另一物体或者是在该一个物体与该另一物体之间存在一个或多个插入的物体。同样，如果提供了方向(例如，之上、之下、顶部、底部、侧部、上、下、下面、上方、上部、 下部、水平、垂直、“x”、“y”、“z”等)，其为相对的方向且仅作为实例而被提供并为了便于示出和讨论，而不是为了进行限制。另外，当参考一系列元件(例如元件a、b、c)时，该参考自身旨在包括所列出的任何元件自身、小于所有列出元件的任何组合和/或所有列出元件的组合。具体实施例方式以下描述提供具体的细节，以便提供全面的理解。然而，本领域技术人员应理解， 半导体器件和相关的制造和使用该器件的方法能够不通过采用这些具体的细节来实施和使用。实际上，该半导体器件和相关方法可通过更改所示的器件和方法来实施，并且可与本行业通常使用的任何其他设备和技术结合使用。例如，尽管本说明涉及U-MOS (U形M0SFET) 半导体器件，但其可更改以用于包含形成在沟槽中的栅结构的任何其他类型的半导体器件，诸如CMOS或LDMOS。图1-6中示出了半导体器件和制造这种半导体器件的方法的一些实施例并且在本说明书中对其进行描述。在这些实施例中，如图1所示，该方法始于首先提供半导体衬底 105作为半导体结构100的一部分。在本专利技术中可使用本领域已知的任何衬底。适当的衬底包括硅晶片、外延Si层、例如在绝缘体上硅(silicon-on-insulator) (SOI)技术中使用的已粘接晶片(bonded wafer)和/或非晶硅层，其全部都能够掺杂或不掺杂。同样，可以使用用于电子器件的任何其他半导体材料，包括Ge、SiGe、GaN，和/或任何纯半导体或化合物半导体，诸如III-V或II-VI以及其变体(variant)。在有些实施例中，如图1所示，衬底 105包含硅，其可选性地重度掺杂有任何η型掺杂剂。在衬底105包含硅时，其可包含有位于其上表面上的一个或多个外延(“外”)Si 层(单独地或共同地以外延层110示出)。可通过使用任何本领域已知处理来提供外延层 110，包括任何已知的外延沉积处理。在有些构造中，如图1所示，外延层可轻度掺杂有P型掺杂剂。然后，如图2所示，可在外延层110(并且可选地，衬底10 中形成沟槽120。沟槽120的底部可达到外延层110或衬底105中的任何深度。可通过任何已知的处理来形成沟槽120。在有些实施例中，可通过以下方法在外延层110的上部表面形成掩模115，即沉积一层期望的掩模材料且随后利用光刻法和蚀刻处理对其进行图案化，如此形成掩模115 的期望图案。然后，通过使用本领域已知的任何蚀刻剂蚀刻外延层110(并且如果期望的话，衬底10 的材料来形成沟槽120。在有些实施例中，可使用任何已知的蚀刻剂蚀刻外延层 110，直到沟槽120已在外延层110中达到期望的深度和宽度。可控制沟槽120的深度和宽度以及宽度和深度的宽深比(aspect ratio)，以便随后沉积的绝缘层适当地填充在该沟槽中并将空隙的形成减至最低程度。在有些实施例中，沟槽的深度可在约0. 1到约IOOym的范围内变化。在有些实施例中，沟槽的宽度可在约0. 1到约50 μ m的范围内变化。通过这样的深度和宽度，沟槽的宽深比可在约1 1到约1 50的范围内变化。在其他实施例中， 沟槽的宽深比可在约1 5至约1 8.3的范围内变化。在已形成沟槽后，如图3所示，可从所形成的结构中移除掩模115。台面(mesa)结构112保持在相邻沟槽120之间。随后，如图3所示，可接着在沟槽120的侧壁和底部上形成栅绝缘层125(诸如栅氧化层)。可以任何本领域已知处理形成栅绝缘层125。在有些实施本文档来自技高网...
【技术保护点】
１．一种用于形成栅沟槽结构的方法，包括：在半导体衬底的上表面中设置沟槽；在所述沟槽的侧壁和底部上形成绝缘层；以及通过加热含Ｓｉ气体、含Ｎ气体以及含Ｂ或Ｐ气体在所述绝缘层上沉积掺杂的导电Ｓｉ层；以及在低温下使用微波活化所沉积的Ｓｉ层。
【技术特征摘要】
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【专利技术属性】
技术研发人员：罗伯特·J·普泰尔，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：US
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