降低HEMT器件栅槽刻蚀损伤的方法技术

本发明专利技术实施例公开了一种降低HEMT器件栅槽刻蚀损伤的方法，包括：提供基底，基底包括缓冲层、位于所述缓冲层表面上的外延层、位于所述外延层表面上的帽层以及位于所述帽层表面上的钝化层；采用钝化层刻蚀粒子刻蚀掉栅槽上方预设厚度的钝化层材料，以在所述钝化层表面内形成栅槽图形，所述预设厚度小于钝化层的厚度；采用帽层刻蚀粒子刻蚀上方剩余厚度的钝化层材料以及栅槽区域的帽层材料，以在所述钝化层和所述帽层表面内形成HEMT器件的栅槽。本发明专利技术实施例剩余厚度的钝化层材料阻止了钝化层刻蚀粒子对帽层材料的刻蚀，降低的栅槽刻蚀损伤，提高了HEMT器件电性和良率。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，更具体地说，涉及一种降低HEMT器件栅槽刻蚀损伤的方法。
技术介绍
目前的 HEMT 器件(High Electron Mobility Transistor，高电子迁移率晶体管) 多采用第三代半导体材料，GaN材料具有禁带宽度宽、击穿电场高、输出功率大且耐高温的特点，由GaN材料制作的HEMT器件可以工作在高压下，导通电阻小，具有广泛的应用前景。现有技术中应用GaN材料的HEMT器件，为了提高器件的跨导，提升输出功率，往往采用栅槽刻蚀技术，并且为了有效抑制电流崩塌效应，提升输出功率和增益，往往采用了介质钝化技术，即在源漏之间的GaN帽层上覆盖氮化硅(一般为Si3N4)钝化层。现有技术中的栅槽刻蚀工艺中，一般采用F基等离子体刻蚀氮化硅材料，采用Cl 基等离子体刻蚀GaN材料。该过程具体为，先采用F基等离子体刻蚀掉栅槽上方的氮化硅钝化层材料，为了保证氮化硅钝化层被刻蚀干净，需要采用F基等离子体对钝化层下方的GaN 帽层进行过刻蚀，之后再采用Cl基等离子体刻蚀栅槽区域的GaN帽层材料，形成HEMT器件的栅槽。但是，实际应用中，采用上述栅槽刻蚀工艺制作出的HEMT器件电性和良率较差， 专利技术人研究发现，出现上述问题的原因是，在采用F基等离子体对钝化层下方的GaN帽层进行过刻蚀时，F基等离子体会对GaN材料产生刻蚀损伤，这种损伤甚至会沿着GaN材料的晶格缺陷注入到AWaN外延层及其下方的GaN缓冲层界面，从而影响AWaN/GaN界面的二维电子气的传输，进而降低了 HEMT器件电性和良率。因此，急需研究出一种新的栅槽刻蚀工艺，以避免因栅槽刻蚀工艺导致的HEMT器件电性和良率降低的问题。
技术实现思路
本专利技术实施例提供了一种降低HEMT器件栅槽刻蚀损伤的方法，在栅槽刻蚀过程中，降低了钝化层刻蚀粒子对帽层材料的影响，即降低的栅槽刻蚀损伤，提高了 HEMT器件电性和良率。为实现上述目的，本专利技术实施例提供了如下技术方案一种降低HEMT器件栅槽刻蚀损伤的方法，包括提供基底，所述基底包括缓冲层、位于所述缓冲层表面上的外延层、位于所述外延层表面上的帽层以及位于所述帽层表面上的钝化层；采用钝化层刻蚀粒子刻蚀掉栅槽上方预设厚度的钝化层材料，以在所述钝化层表面内形成栅槽图形，所述预设厚度小于钝化层的厚度；采用帽层刻蚀粒子刻蚀上方剩余厚度的钝化层材料以及栅槽区域的帽层材料，以在所述钝化层和所述帽层表面内形成HEMT器件的栅槽。优选的，所述预设厚度为所述钝化层厚度的85% -95%。优选的，所述预设厚度为所述钝化层厚度的90%。优选的，所述钝化层材料为氮化硅，所述钝化层刻蚀粒子为F基等离子体。优选的，所述帽层材料为GaN，所述帽层刻蚀粒子为Cl基等离子体。优选的，所述Cl基等离子体对氮化硅和氮化镓的刻蚀选择比为1 10。优选的，所述刻蚀掉栅槽上方预设厚度的钝化层材料的过程为在所述钝化层表面上形成电子束胶层，采用电子束光刻工艺在所述电子束胶层表面内形成栅槽图形；以具有栅槽图形的电子束胶层为掩膜，刻蚀掉未被所述电子束胶层覆盖的预设厚度的钝化层材料。优选的，刻蚀所述钝化层和所述帽层的方法为采用非谐振型电感耦合等离子体 ICP刻蚀工艺对所述钝化层和所述帽层进行刻蚀。优选的，所述缓冲层材料为GaN。优选的，所述外延层材料为AWaN。与现有技术相比，上述技术方案具有以下优点本专利技术实施例提供的降低HEMT器件栅槽刻蚀损伤的方法，通过在钝化层的刻蚀过程中，不将钝化层材料完全刻蚀干净，而是保留部分栅槽上方的钝化层材料，之后采用帽层刻蚀粒子刻蚀剩余厚度的钝化层材料以及栅槽区域的帽层材料，即剩余厚度的钝化层材料阻止了钝化层刻蚀粒子对帽层材料的刻蚀，使钝化层刻蚀粒子无法接触到帽层材料，从而避免了钝化层刻蚀粒子对帽层材料的刻蚀损伤，进而在在栅槽刻蚀过程中，降低了钝化层刻蚀粒子对帽层材料的影响，即降低的栅槽刻蚀损伤，提高了 HEMT器件电性和良率。附图说明通过附图所示，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图1-图3为本专利技术实施例公开的降低HEMT器件栅槽刻蚀损伤方法的剖面图；图4为采用激光膜厚仪监测钝化层厚度随Cl基等离子体刻蚀过程的变化图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
部分所述，采用现有技术中的栅槽刻蚀技术制作出的HEMT器件电4性和良率较差，专利技术人研究发现，出现这种问题的原因主要是现有技术中的过刻蚀过程中， 钝化层刻蚀粒子对帽层材料产生一定的刻蚀损伤，这种刻蚀损伤会沿着帽层材料的晶格缺陷注入到外延层和缓冲层界面，从而影响外延层和缓冲层界面间的二维电子气的运输，进而降低了 HEMT器件电性和良率。具体的，以钝化层为氮化硅层，帽层为GaN层，钝化层刻蚀粒子为F基等离子体为例，在对氮化硅层进行刻蚀过程中，部分能量较高的F基等离子体物理轰击GaN层，产生缓慢的刻蚀，尤其当GaN层存在较多物理缺陷时，这种物理轰击产生的刻蚀效果会更加明显， 即导致帽层材料出现刻蚀损伤。进一步的，若GaN帽层材料中存在晶格缺陷，部分F基等离子体则会沿着晶格缺陷注入到AlGaN外延层及其下方的GaN缓冲层界面，在器件的栅下沟道部分形成一层负电荷， 使器件开启电压向正电压方向偏移，由于这种刻蚀中引入的注入是不可控的，从而导致器件的一致性下降。基于此，本专利技术实施例提供了一种降低HEMT器件栅槽刻蚀损伤的方法，其各步骤的剖面图如图1-图3所示，下面结合附图对该方法进行详细说明。步骤1 如图1所示，提供基底，所述基底包括本体层(图中未示出)，位于所述本体层表面上的缓冲层101、位于所述缓冲层101表面上的外延层102、位于所述外延层102 表面上的帽层103以及位于所述帽层103表面上的钝化层104，另外还包括位于所述钝化层 104两侧的帽层表面上的源极105和漏极106 ；需要说明的是，本实施例中的基底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)。此外，半导体基底还可以包括其它的材料，例如外延层或掩埋层的多层结构。虽然在此描述了可以形成基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本专利技术的精神和范围。本实施例中的缓冲层101和外延层102之间的界面为二维电子气的传输界面，即形成该HEMT器件的导电沟道。优选的，本实施例中的本体层可以选择碳化硅衬底，所本文档来自技高网...

【技术保护点】
１．一种降低ＨＥＭＴ器件栅槽刻蚀损伤的方法，其特征在于，包括：提供基底，所述基底包括缓冲层、位于所述缓冲层表面上的外延层、位于所述外延层表面上的帽层以及位于所述帽层表面上的钝化层；采用钝化层刻蚀粒子刻蚀掉栅槽上方预设厚度的钝化层材料，以在所述钝化层表面内形成栅槽图形，所述预设厚度小于钝化层的厚度；采用帽层刻蚀粒子刻蚀上方剩余厚度的钝化层材料以及栅槽区域的帽层材料，以在所述钝化层和所述帽层表面内形成ＨＥＭＴ器件的栅槽。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄俊，魏珂，刘果果，樊捷，刘新宇，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11