多任务式栅驱动电路制造技术

一种多任务式驱动电路，其中驱动单元中每一个驱动级的晶体管数目较公知驱动级的晶体管数目少。第一至第七实施例中的每一个驱动级仅需四个晶体管即可实现，而第八与第九实施例仅需要二个晶体管即可实现。亦即，本发明专利技术是利用晶体管数目较少的驱动级来实现多任务式栅驱动电路，因此可以大幅减少非显示区域的布局面积。

【技术实现步骤摘要】

本专利技术是关于一种驱动电路，特别是关于一种运用于液晶面板上的多任务式栅驱动电路。
技术介绍
一般来说，整合栅驱动电路(gate on array, G0A)的液晶面板上包括显示区域与非显示区域。非显示区域中包括一栅驱动电路(gate driver)，可依序产生复数个栅驱动信号(gate driving signal) 0而显示区域即为薄膜晶体管阵列，其包括多条栅极线(gate line)，每一条栅极线需要依序接收栅驱动电路输出的栅驱动信号用以开启栅极线上的像素(pixel) ο请参照第IA与IB图，其所绘示为公知多任务式栅驱动电路及其信号示意图。此多任务式栅驱动电路104是揭露于美国专利US6670943。如第IA图中所示，信号Al A4可视为一主信号组(main signals)，而信号ENBly ENB3y可视为一辅信号组(slave signals) 0其中，主信号组(Al A4)是由移位寄存器(shift register) 500所产生。再者，如第IB图所示，主信号组(Al A4)会依序产生宽度相同且不重叠 (overlap)的宽脉波。而辅信号组(ENBly ENB3y)为频率相同相位不同的多个时序脉冲信号。由第IB图所示可知，每个辅信号的周期(cycle)即为主信号的脉波宽度。而三个辅信号组(ENBly ENB3y)中，每个辅信号的占空比(duty cycle)为1/3，且每个辅信号的间的相位差为120度(360/3)。如第IA图所示，每个主信号会传递至三个驱动级(driving stage) 502，而三个驱动级接收个别的辅信号。因此，每个驱动级可依序产生一个栅驱动信号(Yl Y6…)，而每个栅驱动信号皆不会互相重叠。由第IA图可知，公知多任务式栅驱动电路中每个驱动级皆包括一个与非门(NAND) 503与一反相器(inverter) 504，因此，公知的驱动级至少需要六个晶体管可实现一个栅驱动级。
技术实现思路
本专利技术的目的是提出一种多任务式栅驱动电路，多任务式栅驱动电路中的驱动级中具有较少的晶体管用以减少液晶显示面板上非显示区域的布局面积。为实现该专利技术目的，本专利技术提供了一种多任务式驱动电路，包括m个移位寄存器，接收一时序脉冲信号并依序产生m个主信号，其中，该m个主信号是具有第一宽度且不互相重叠的正脉波，且该m个移位寄存器中的一第χ个移位寄存器是产生一第χ主信号；以及η个输出级，接收η个辅信号并依序产生η个栅驱动信号，其中，该η个辅信号的周期是该第一宽度，该η个辅信号的占空比为(1/η)，且该η个辅信号的间的相位差为(360/ η)度，该η个辅信号是正脉波；其中，该η个输出级中的一第i输出级包括一第i个η型晶体管、一第i个P型晶体管；该第i个η型晶体管的一控制端接收该η个辅信号中的一第i辅信号，该第i个η 型晶体管的一第一端接收该第χ主信号，该第i个η型晶体管的一第二端产生该η个栅驱动信号中的一第i栅驱动信号；以及，该第i个P型晶体管的一控制端接收该第i辅信号， 该第i个P型晶体管的一第一端连接至该第i个η型晶体管的该第二端，该第i个P型晶体管的一第二端接收一反相的电源关闭控制信号。该第χ个移位寄存器包括一双向输入电路，接收一第(x-1)个移位寄存器所产生的一第(x-1)通知信号以及一第(x+1)个移位寄存器所产生的一第(x+1)通知信号，产生一控制信号；以及一移位单元，根据该控制信号产生一第χ通知信号与该第χ主信号。该双向输入电路包括一第一晶体管，具有一控制端接收该第(x-1)通知信号，一第一端接收一第一电压，一第二端产生该控制信号；以及一第二晶体管，具有一控制端接收该第(x+1)通知信号，一第一端连接至该第一晶体管的该第二端，一第二端接收一第二电压。在于该移位单元包括一第三晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第X通知信号与该第X主信号；一第四晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第三晶体管的该第二端；一第五晶体管，具有一第一端接收该控制信号，一第二端连接至该第三晶体管的该第二端；一第六晶体管，具有一第一端连接至该第三晶体管的该第二端，一第二端接收一第三电压；以及一反相器，具有一输入端接收该控制信号，一输出端连接至该第五晶体管的一控制端以及该第六晶体管的一控制端。本专利技术还提供了一种多任务式驱动电路，包括m个移位寄存器，接收一时序脉冲信号并依序产生m个主信号，其中，该m个主信号是具有第一宽度且不互相重叠的正脉波，且该m个移位寄存器中的一第χ个移位寄存器是产生一第χ主信号；以及η个输出级，接收η个辅信号并依序产生η个栅驱动信号，其中，该η个辅信号的周期是该第一宽度，该η个辅信号的占空比为(1/η)，且该η个辅信号的间的相位差为(360/ η)度，该η个辅信号是负脉波；其中，该η个输出级中的一第i输出级包括一第i个η型晶体管、一第i个ρ型晶体管；该第i个P型晶体管的一控制端接收该Π个辅信号中的一第i辅信号，该第i个P 型晶体管的一第一端接收该第χ主信号，该第i个P型晶体管的一第二端产生该η个栅驱动信号中的一第i栅驱动信号；以及，该第i个η型晶体管的一控制端接收该第i辅信号， 该第i个η型晶体管的一第一端连接至该第i个P型晶体管的该第二端，该第i个η型晶体管的一第二端接收一反相的电源关闭控制信号。该第χ个移位寄存器包括一双向输入电路，接收一第(x-1)个移位寄存器所产生的一第(x-1)通知信号以及一第(x+1)个移位寄存器所产生的一第(x+1)通知信号，产生一控制信号；以及一移位单元，根据该控制信号产生一第χ通知信号与该第χ主信号。该双向输入电路包括一第一晶体管，具有一控制端接收该第(x-1)通知信号，一第一端接收一第一电压，一第二端产生该控制信号；以及一第二晶体管，具有一控制端接收该第(x+1)通知信号，一第一端连接至该第一晶体管的该第二端，一第二端接收一第二电压。该移位单元包括一第三晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第X通知信号与该第X主信号；一第四晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第三晶体管的该第二端；一第五晶体管，具有一第一端接收该控制信号，一第二端连接至该第三晶体管的该第二端；—第六晶体管，具有一第一端连接至该第三晶体管的该第二端，一第二端接收一第三电压；以及一反相器，具有一输入端接收该控制信号，一输出端连接至该第五晶体管的一控制端以及该第六晶体管的一控制端。本专利技术还提供了另外一种多任务式驱动电路，包括m个移位寄存器，接收一时序脉冲信号并依序产生m个主信号，其中，该m个主信号是具有第一宽度且不互相重叠的负脉波，且该m个移位寄存器中的一第χ个移位寄存器是产生一第χ主信号；以及η个输出级，接收η个辅信号并依序产生η个栅驱动信号，其中，该η个辅信号的周期是该第一宽度，该η个辅信号的占空比为(1/η)，且该η个辅信号的间的相位差为(360/ η)度，该η个辅信号是正脉波；其中，该η个输出级中的一第i输出级包括一第i个η型晶体管、一第i个ρ型晶体管与一第i个反相器；该第i个η型晶体管的一控制端接收该η个辅信号中的一第i 辅信号，该第i个η型晶体管本文档来自技高网...

【技术保护点】
１．一种多任务式驱动电路，包括：ｍ个移位寄存器，接收一时序脉冲信号并依序产生ｍ个主信号，其中，该ｍ个主信号是具有第一宽度且不互相重叠的正脉波，且该ｍ个移位寄存器中的一第ｘ个移位寄存器是产生一第ｘ主信号；以及ｎ个输出级，接收ｎ个辅信号并依序产生ｎ个栅驱动信号，其中，该ｎ个辅信号的周期是该第一宽度，该ｎ个辅信号的占空比为（１／ｎ），且该ｎ个辅信号的间的相位差为（３６０／ｎ）度，该ｎ个辅信号是正脉波；其中，该ｎ个输出级中的一第ｉ输出级包括：一第ｉ个ｎ型晶体管、一第ｉ个ｐ型晶体管；该第ｉ个ｎ型晶体管的一控制端接收该ｎ个辅信号中的一第ｉ辅信号，该第ｉ个ｎ型晶体管的一第一端接收该第ｘ主信号，该第ｉ个ｎ型晶体管的一第二端产生该ｎ个栅驱动信号中的一第ｉ栅驱动信号；以及，该第ｉ个ｐ型晶体管的一控制端接收该第ｉ辅信号，该第ｉ个ｐ型晶体管的一第一端连接至该第ｉ个ｎ型晶体管的该第二端，该第ｉ个ｐ型晶体管的一第二端接收一反相的电源关闭控制信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：王晓雯，李宇轩，罗睿骐，郭俊宏，刘圣超，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71