非晶硅栅驱动扫描电路及其电路单元、平板显示器制造技术

本发明专利技术公开了一种ASG扫描电路单元、ASG扫描电路及平板显示器，用以实现ASG扫描电路单元的自动复位，以及减小ASG扫描电路单元的面积，提高扫描电路稳定性。该电路单元包括：用于通过薄膜晶体管生成复位信号的自动复位信号生成单元；接收所述复位信号，并根据复位信号的控制，生成下拉控制信号的下拉控制信号生成单元；接收所述下拉控制信号，并根据下拉控制信号的控制，将所述电路单元的输出信号拉至低电平的下拉输出单元；用于根据所述下拉控制信号的控制，生成上拉控制信号的上拉控制信号生成单元；接收所述上拉控制信号，并根据上拉控制信号的控制，将所述电路单元的输出信号拉至高电平的上拉输出单元。

【技术实现步骤摘要】
非晶硅栅驱动扫描电路及其电路单元、平板显示器
本专利技术涉及扫描电路
,尤其涉及一种非晶娃栅驱动(Amorphous SiliconGate, ASG)扫描电路单元、ASG扫描电路及平板显示器。
技术介绍
现有技术中由7个晶体管T0、T1、T2、T3、T4、T5、T6和2个电容组成的7T2C非晶硅栅驱动ASG扫描电路如图1所示，图2所示为该电路的各信号时序关系图。该电路通过上垃(PU)信号、下拉(PD)信号和时钟信号协作实现移位扫描的功能。其中，PU信号是从Q节点输入，PD信号是从QB节点输入，所述时钟信号包括反相时钟信号(CKB)和正相时钟信号(CK)。而现有技术中ASG扫描电路存在下面两个缺点:1.现有电路既需要上级输入信号触发又需要下级输出信号复位，没有自动复位功能，从而导致引线较多。2.现有电路需要一个较大的耦合电容Cl来产生下拉信号H)。增加电路面积，提高电路设计难度。现有技术中的另一种完全通过晶体管实现移位寄存功能扫描电路如图3所示，其各信号时序关系如图4所示。该电路也存在下面两个缺点:1.既需要上级输入信号触发又需要下级输入信号复位，没有自动复位功能，从而导致引线较多。2.虽无需电容，但需 17 个晶体管 Τ1、Τ2、Τ3、Τ4、Τ5、Τ6、Τ7、Τ8、Τ9、Τ10、Τ11、Τ12、Τ13、Τ14、Τ15、Τ16、Τ17，过于复杂。综上所述，现有技术中的ASG扫描电路没有自动复位功能，引线较多。需要较大耦合电容产生下拉信号的电路面积较大，电路设计有一定难度，而完全由晶体管实现移位寄存功能的电路设计较复杂。
技术实现思路
本专利技术实施例提供了一种非晶硅栅驱动ASG扫描电路单元、ASG扫描电路及平板显示器，用以实现ASG扫描电路单元的自动复位，以及减小ASG扫描电路单元的面积，提高扫描电路稳定性。本专利技术实施例提供的一种ASG扫描电路单元包括:自动复位信号生成单元，用于通过薄膜晶体管生成复位信号；下拉控制信号生成单元，接收所述复位信号，并根据复位信号的控制，生成下拉控制信号；下拉输出单元，接收所述下拉控制信号，并根据下拉控制信号的控制，将所述电路单元的输出信号拉至低电平；上拉控制信号生成单元，用于根据所述下拉控制信号的控制，生成上拉控制信号;上拉输出单元，接收所述上拉控制信号，并根据上拉控制信号的控制，将所述电路单元的输出信号拉至高电平。本专利技术实施例提供的一种非晶硅栅驱动ASG扫描电路，该电路包括多个级联的上述电路单元，其中，每一电路单元的信号输出端OUT与下一级电路单元的信号输入端IN相连。本专利技术实施例提供的一种平板显示器，包括上述ASG扫描电路。本专利技术实施例提供的ASG扫描电路单元包括:用于通过薄膜晶体管生成复位信号的自动复位信号生成单元；用于接收所述复位信号，并根据复位信号的控制，生成下拉控制信号的下拉控制信号生成单元；用于接收所述下拉控制信号，并根据下拉控制信号的控制，将所述电路单元的输出信号拉至低电平的下拉输出单元；用于根据所述下拉控制信号的控制，生成上拉控制信号的上拉控制信号生成单元；用于接收所述上拉控制信号，并根据上拉控制信号的控制，将所述电路单元的输出信号拉至高电平的上拉输出单元。因此，该ASG扫描电路单元具有自动复位功能，并且可以减少引线的数量。该ASG扫描电路单元通过复位信号的控制产生下拉控制信号，不需要较大的耦合电容产生下拉信号，从而可以减小电路面积，降低电路的设计难度。另外，相对于现有技术中由17个晶体管组成的ASG扫描电路单元，本专利技术实施例减少了 ASG扫描电路单元中晶体管的数量，简化了电路设计。【附图说明】图1为现有7T2C ASG扫描电路示意图；图2为现有7T2C ASG扫描电路的工作时序示意图；图3为现有16T ASG扫描电路示意图；图4为现有16T ASG扫描电路的工作时序示意图；图5为本专利技术实施例提供的一种9T3C ASG扫描电路单元示意图；图6为本专利技术实施例提供的图5所示电路单元的工作时序示意图；图7为本专利技术实施例提供的图5所示电路单元的工作时序示意图；图8为本专利技术实施例提供的另一种9T3C ASG扫描电路单元示意图；图9为本专利技术实施例提供的图8所示电路单元的工作时序示意图；图10为本专利技术实施例提供的图5的ASG扫描电路单元加入负载后的仿真结果示意图；图11为本专利技术实施例提供的ASG扫描电路示意图；图12为本专利技术实施例提供的ASG扫描电路模拟结果示意图。【具体实施方式】本专利技术实施例提供了一种非晶硅栅驱动ASG扫描电路单元、ASG扫描电路及平板显示器，用以实现ASG扫描电路单元的自动复位，以及减小ASG扫描电路单元的面积，提高扫描电路稳定性。[0031 ] 下面结合附图对本专利技术实施例提供的技术方案进行描述。本专利技术实施例提供的一种非晶硅栅驱动ASG扫描电路单元，该电路单元包括:自动复位信号生成单元，用于通过薄膜晶体管生成复位信号；下拉控制信号生成单元，接收所述复位信号，并根据复位信号的控制，生成下拉控制信号；下拉输出单元，接收所述下拉控制信号，并根据下拉控制信号的控制，将所述电路单元的输出信号拉至低电平；上拉控制信号生成单元，用于根据所述下拉控制信号的控制，生成上拉控制信号;上拉输出单元，接收所述上拉控制信号，并根据上拉控制信号的控制，将所述电路单元的输出信号拉至高电平。其中，所有所述薄膜晶体管为N型薄膜晶体管或者P型薄膜晶体管。当所有所述薄膜晶体管为N型薄膜晶体管时，参见图5，本专利技术实施例提供的一种ASG扫描电路单元包括:用于通过薄膜晶体管生成复位信号的自动复位信号生成单元50 ；接收所述复位信号，并根据复位信号的控制，生成下拉控制信号的下拉控制信号生成单元51 ;接收所述下拉控制信号，并根据下拉控制信号的控制，将所述ASG扫描电路单元的输出信号拉至低电平的下拉输出单元52 ;用于根据所述下拉控制信号的控制，生成上拉控制信号的上拉控制信号生成单元53 ;接收所述上拉控制信号，并根据上拉控制信号的控制，将所述ASG扫描电路单兀的输出信号拉至高电平的上拉输出单兀54。其中，所述自动复位信号生成单元50，包括:第一薄膜晶体管Ml、第二薄膜晶体管M2、第三薄膜晶体管M3和第一电容Cl ;其中，第一薄膜晶体管Ml的栅极与所述电路单元的信号输入端IN相连，其另外两极(源、漏极)分别连接所述ASG扫描电路单元的低电平输入端VEE和第一节点NI ;第二薄膜晶体管M2的栅极与所述ASG扫描电路单元的反相时钟信号CKB输入端相连，其另外两极分别连接所述ASG扫描电路单元的高电平输入端VDD和所述第一节点NI ;第三薄膜晶体管M3的栅极连接所述第一节点NI，其另外两极分别连接所述ASG扫描电路单元的时钟信号CK输入端和第二节点N2 ;所述第一电容Cl连接在所述第一节点NI和所述第二节点N2之间。所述下拉控制信号生成单元51，包括:第四薄膜晶体管M4和第五薄膜晶体管M5 ；其中，第四薄膜晶体管M4的栅极与所述ASG扫描电路单元的信号输入端IN相连，其另外两极分别连接所述ASG扫描电路单元的低电平输入端VEE和下拉控制信号QB输出端；第五薄膜晶体管M5的栅极连接所述第二节点N2，其另外两极分别连接所述ASG扫描电路单元的高电平输入端VDD和下拉控制信号QB输本文档来自技高网...

【技术保护点】
一种非晶硅栅驱动ASG扫描电路单元，其特征在于，该电路单元包括：自动复位信号生成单元，用于通过薄膜晶体管生成复位信号；下拉控制信号生成单元，接收所述复位信号，并根据复位信号的控制，生成下拉控制信号；下拉输出单元，接收所述下拉控制信号，并根据下拉控制信号的控制，将所述电路单元的输出信号拉至低电平；上拉控制信号生成单元，用于根据所述下拉控制信号的控制，生成上拉控制信号；上拉输出单元，接收所述上拉控制信号，并根据上拉控制信号的控制，将所述电路单元的输出信号拉至高电平。

【技术特征摘要】
1.一种非晶硅栅驱动ASG扫描电路单元，其特征在于，该电路单元包括: 自动复位信号生成单元，用于通过薄膜晶体管生成复位信号； 下拉控制信号生成单元，接收所述复位信号，并根据复位信号的控制，生成下拉控制信号; 下拉输出单元，接收所述下拉控制信号，并根据下拉控制信号的控制，将所述电路单元的输出信号拉至低电平； 上拉控制信号生成单元，用于根据所述下拉控制信号的控制，生成上拉控制信号； 上拉输出单元，接收所述上拉控制信号，并根据上拉控制信号的控制，将所述电路单元的输出信号拉至高电平。2.根据权利要求1所述的电路单元，其特征在于，所述自动复位信号生成单元，包括:第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第一电容；其中，第一薄膜晶体管的栅极与所述电路单元的信号输入端IN相连，其另外两极分别连接所述电路单元的低电平输入端VEE和第一节点；第二薄膜晶体管的栅极与所述电路单元的反相时钟信号CKB输入端相连，其另外两极分别连接所述电路单元的高电平输入端VDD和所述第一节点；第三薄膜晶体管的栅极连接所述第一节点，其另外两极分别连接所述电路单元的时钟信号输入端CK和第二节点；所述第一电容连接在所述第一节点和所述第二节点之间。3.根据权利要求2所述的电路单元，其特征在于，所述下拉控制信号生成单元，包括:第四薄膜晶体管和第五薄膜晶体管；其中，第四薄膜晶体管的栅极与所述电路单元的信号输入端IN相连，其另外两极分别连接所述电路单元的低电平输入端VEE和下拉控制信号QB输出端；第五薄膜晶体管的栅极连接所述第二节点，其另外两极分别连接所述电路单元的高电平输入端VDD和下拉控制信号QB输出端。4.根据权利要求3所述的电路单元，其特征在于，所述上拉控制信号生成单元，包括:第六薄膜晶体管和第七薄膜晶体管；其中，所述第六薄膜晶体管的栅极连接所述下拉控制信号QB输出端，其另外两极分别连接所述电路单元的低电平输入端VEE和上拉控制信号Q输出端；所述第七薄膜晶体管的栅极连接所述电路单元的信号输入端IN，其另外两极分别连接所述电路单元的高电平输入端VDD和上拉控制信号Q输出端。5.根据权利要求4所述的电路单元，其特征在于，所述下拉输出单元，包括:第八薄膜晶体管和第二电容；其中，所述第八薄膜晶体管的栅极连接所述下拉控制信号QB输出端，其另外两极分别连接所述电路单元的低电平输入端VEE和所述电路单元的信号输出端OUT ;所述第二电容连接在所述下拉控制信号QB输出端和所述电路单元的低电平输入端VEE之间。6.根据权利要求5所述的电路单元，其特征在于，所述上拉输出单元，包括:第九薄膜晶体管和第三电容；其中，所述第九薄膜晶体管的栅极连接所述上拉控制信号Q输出端，其另外两极分别连接所述电路单元的反相时钟信号CKB输入端和所述电路单元的信号输出端OUT ;所述第三电容连接在所述上拉控制信号Q输出端和所述电路单元的信号输...

【专利技术属性】
技术研发人员：翟应腾，
申请(专利权)人：上海天马微电子有限公司，天马微电子股份有限公司，
类型：发明
国别省市：上海;31