高性能半导体器件及其形成方法技术

一种制造半导体器件的方法，所述方法采用了先对源/漏极区进行热退火再形成离子注入区，例如倒掺杂阱的方式，通过先去除所述伪栅极，暴露所述伪栅极介质层以形成开口；而后从所述开口对衬底进行离子注入以形成离子注入区；再去除所述伪栅极介质层；进行热退火，以激活离子注入区的掺杂；最后在所述开口中沉积新的栅极介质层和金属栅极，其中所形成的新的栅极介质层覆盖所述衬底和侧墙的内壁。通过本发明专利技术能够避免将离子注入区的掺杂剂不当地引入源极区和漏极区，进而使离子注入区分布不与源/漏极区的掺杂重叠，避免增加MOSFET器件中的带-带泄漏电流，从而提高器件性能。

【技术实现步骤摘要】

本专利技术通常涉及一种半导体器件及其形成方法。更具体而言，涉及一种避免在衬 底中的离子注入区，特别是倒掺杂阱区对源漏区域引入不当掺杂的半导体器件及其形成方法。
技术介绍
随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密 度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。相 应地，为了提高MOSFET (金属氧化物半导体场效应晶体管)器件的性能需要进一步减少 MOSFET器件的栅长。然而随着栅长持续减小，减少到接近源极和漏极的耗尽层的宽度，例如 小于40nm时，将会产生较严重的短通道效应(short channel effect或简写为SCE)，从而 不利地降低器件的性能，给大规模集成电路的生产造成困难。如何降低短通道效应以及有 效地控制短通道效应，已经成为集成电路大规模生产中的一个很关键的问题。在Thompson S 等人的文章中“M0S Scaling =Transistor Challenges for the 2IstCentury", Intel Technology Journal Q3~98 1_19页，描述了倒掺杂阱能够降低短通道效应。由于在衬底中 形成倒掺杂阱通常会将掺杂剂不当地引入源极区和漏极区，倒掺杂阱分布与源/漏极区的 掺杂重叠，引起MOSFET器件中的带-带泄漏电流和源-漏结电容增加，从而导致器件性能 的下降。因此，为了改进高性能半导体器件的制造，需要一种半导体器件及其形成方法以 避免在衬底中形成离子注入区时，特别是在形成倒掺杂阱区时对源漏区域引入不当掺杂。
技术实现思路
为了解决上述技术问题，本专利技术提出了一种制造半导体器件的方法，所述方法包 括a)提供一个衬底；b)在衬底上形成源极区、漏极区、设置在所述衬底上位于所述源极区 和漏极区之间的栅堆叠、在所述栅堆叠侧壁形成的侧墙以及覆盖所述源极区和漏极区的内 层介电层，所述栅堆叠包括伪栅极介质层和伪栅极；c)去除所述伪栅极，暴露所述伪栅极 介质层以形成开口 ；d)从所述开口对衬底进行离子注入，以形成离子注入区；e)去除所述 伪栅极介质层；f)进行热退火，以激活所述离子注入区的掺杂；g)在所述开口中沉积栅极 介质层和金属栅极，其中所述栅极介质层覆盖所述侧墙的内壁。特别地，所述步骤d用来形 成倒掺杂阱。此外，也可以通过如下替代方式来制造半导体器件一种制造半导体器件的方法， 所述方法包括a)提供一个衬底；b)在衬底上形成源极区、漏极区、设置在所述衬底上位于 所述源极区和漏极区之间的栅堆叠、在所述栅堆叠侧壁形成的侧墙以及覆盖所述源极区和 漏极区的内层介电层，所述栅堆叠包括伪栅极介质层和伪栅极；c)去除所述伪栅极和所述 伪栅极介质层，暴露所述衬底以形成开口 ；d)从所述开口对衬底进行离子注入，以形成离 子注入区；e)进行热退火，以激活所述离子注入区的掺杂；f)在所述开口中沉积栅极介质层和金属栅极，其中所述栅极介质层覆盖所述侧墙的内壁。特别地，所述步骤d用来形成倒 掺杂阱。根据本专利技术的另一个方面还提供一种半导体器件，包括衬底、在衬底上形成的源 极区、漏极区、形成在衬底上位于所述源极区和所述漏极区之间的栅堆叠、在栅堆叠侧壁形 成的侧墙和覆盖所述源极区和漏极区的内层介电层，其中所述栅堆叠包括覆盖侧墙的内壁 的栅极介质层和在所述栅极介质层上的金属栅极，所述半导体器件还包括在栅堆叠下方的 衬底中的离子注入区。所述离子注入区用来形成倒掺杂阱。本专利技术利用去除伪栅极形成的开口进行离子注入从而形成离子注入区的方式，使 得离子注入区形成在伪栅极正下方的衬底中，并使得离子注入区分布不与源/漏极区的掺 杂重叠。特别是当所述形成离子注入区的步骤用来形成倒掺杂阱时，本专利技术可以减少因引 入倒掺杂阱对MOSFET器件中带-带泄漏电流和源漏结电容的增加，提高器件的性能。附图说明图1示出了根据本专利技术的第一实施例的半导体器件的制造方法的流程图；图2-10示出了根据本专利技术的第一实施例的半导体器件各个制造阶段的示意图；图11-12示出了根据本专利技术的第二实施例的半导体器件各个制造阶段的示意图；图13示出了根据本专利技术的第二实施例的半导体器件的制造方法的流程图。具体实施例方式本专利技术通常涉及一种半导体器件的制造方法，尤其涉及一种避免倒掺杂阱区对源 漏区域引入不当掺杂的半导体器件及其形成方法。下文的公开提供了许多不同的实施例 或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和 设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在 不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示 所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的工艺和材料 的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使 用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为 直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第 一和第二特征可能不是直接接触。第一实施例根据本专利技术的第一实施例，参考图1，图1示出了根据本专利技术的实施例的半导体器 件的制造方法的流程图。在步骤101，首先提供一个半导体衬底202，参考图2。在本实施例 中，衬底202包括位于晶体结构中的硅衬底(例如晶片)。根据现有技术公知的设计要求 (例如P型衬底或者η型衬底)，衬底202可以包括各种掺杂配置。其他例子的衬底202还 可以包括其他基本半导体，例如锗和金刚石。或者，衬底202可以包括化合物半导体，例如 碳化硅、砷化镓、砷化铟或者磷化铟。此外，衬底202可以可选地包括外延层，可以被应力改 变以增强性能，以及可以包括绝缘体上硅(SOI)结构。在步骤102，在衬底202上形成源极区204、漏极区206、设置在所述衬底上位于所 述源极区204和所述漏极区206之间的栅堆叠30，在所述栅堆叠30的侧壁形成的侧墙214。所述栅堆叠30包括伪栅极介质层212和伪栅极208。伪栅极介质层212可以为热氧化层，包括氧化硅、氮化硅，例如二氧化硅。伪栅极 208为牺牲层。伪栅极208可以例如为多晶硅。在一个实施例中，伪栅极208包括非晶硅。 伪栅极介质层212和伪栅极208可以由MOS技术工艺，例如沉积、光刻、蚀刻及/或其他合 适的方法形成。源/漏极区204、206可以通过根据期望的晶体管结构，注入ρ型或η型掺杂物或 杂质到衬底202中而形成。源/漏极区204、206可以由包括光刻、离子注入、扩散和/或其 他合适工艺的方法形成。源极和漏极204、206可以后于伪栅极介质层212形成，利用通常 的半导体加工工艺和步骤，对所述器件进行热退火，以激活源极和漏极204、206中的掺杂， 热退火可以采用包括快速热退火、尖峰退火等本领域技术人员所知晓的工艺进行。覆盖所述栅堆叠30形成侧墙214。侧墙214可以由氮化硅、氧化硅、氮氧化硅、碳 化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。侧墙214 可以具有多层结构。侧墙214可以通过包括沉积合适的电介质材料的方法形成。侧墙214 有一段覆盖在栅堆叠30上，这结构可以用本领域本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，所述方法包括：ａ）提供一个衬底；ｂ）在衬底上形成源极区、漏极区、设置在所述衬底上位于所述源极区和漏极区之间的栅堆叠、在所述栅堆叠侧壁形成的侧墙以及覆盖所述源极区和漏极区的内层介电层，所述栅堆叠包括伪栅极介质层和伪栅极；ｃ）去除所述伪栅极，暴露所述伪栅极介质层以形成开口；ｄ）从所述开口对衬底进行离子注入，以形成离子注入区；ｅ）去除所述伪栅极介质层；ｆ）进行热退火，以激活所述离子注入区的掺杂；以及ｇ）在所述开口中沉积栅极介质层和金属栅极，所述栅极介质层覆盖所述侧墙的内壁。

【技术特征摘要】

【专利技术属性】
技术研发人员：尹海洲，朱慧珑，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11