具有导电扩散区的半导体芯片、其制造方法以及堆叠封装技术

本发明专利技术公开了具有导电扩散区的半导体芯片、其制造方法以及堆叠封装。半导体芯片包括：基板；阻挡区，形成在基板中；以及导电扩散区，形成在基板中并被阻挡区包围。导电扩散区可以提供从基板的顶部至基板的底部的导电通路。

【技术实现步骤摘要】

本专利技术涉及半导体芯片、该半导体芯片的制造方法以及使用该半导体芯片的堆叠封装，更具体地，本专利技术涉及具有导电扩散区的半导体芯片、该半导体芯片的制造方法，以及使用该半导体芯片的堆叠封装。
技术介绍
在半导体工业中，用于半导体集成电路的封装技术正在不断地发展中，以满足小型化及安装效率的要求。近年来，已经发展出了各种堆叠技术。名词“堆叠(stack) ”在半导体工业中是指在垂直方向上堆叠至少两个半导体芯片或半导体封装。通过采用堆叠技术， 可以实现存储能力为半导体集成工艺所能获得的产品的至少两倍的产品，并且可以提高安装区域的利用效率。在传统堆叠封装中，贯穿通孔可以使堆叠中的芯片相互电连接。贯穿通孔的形成方式为通过蚀刻各半导体芯片而形成通孔，并将阻挡层和导电层填充在通孔中。然而，在传统技术中，干法反应离子蚀刻(DRIE)工艺可以用于在各半导体芯片中形成通孔。由此，由于需要独立的用于实施DRIE工艺的DRIE设备，所以需要额外的制造工艺及成本。此外，DRIE工艺可能影响半导体芯片的结构，导致芯片失灵。另外，在上述传统技术中，还会需要很多的其他设备，例如用于将绝缘材料沉积在通孔中的CVD (化学气相沉积)设备、用于形成阻挡层的PVD (物理气相沉积)设备、用于利用导电材料填充通孔的镀敷设备等等。结果，在传统技术中，不仅需要使用很多额外的设备并花费很高的代价以在半导体芯片中形成通孔，而且还需要耗费很长的时间以采用各种设备来实施各种工艺。
技术实现思路
本专利技术的各实施例旨在提供具有导电扩散区的半导体芯片，该半导体芯片的制造方法以及使用该半导体芯片的堆叠封装。此外，本专利技术的实施例旨在提供能够缩短制造时间的半导体芯片，该半导体芯片的制造方法以及使用该半导体芯片的堆叠封装。在本专利技术的一个实施例中，半导体芯片包括基板，具有顶表面和底表面；阻挡区，形成在基板中；以及导电扩散区，形成在基板中并被阻挡区包围。导电扩散区形成为从基板的顶表面贯穿至底表面导电扩散区是将金属成分扩散到基板的被阻挡区包围的部分中而形成的区域。金属成分可以是诸如铜、其他金属或合金的材料。在基板的被阻挡区包围的部分中，导电扩散区可以形成为使得金属成分的浓度为约10%至约40%。半导体芯片可还包括金属层图案，该金属层图案形成在导电扩散区上。形成有导电扩散区和阻挡区的基板可以包括电路部和包围该电路部的划片通道部。导电扩散区和阻挡区可以形成在基板的电路部和/或基板的划片通道部中。在本专利技术的另一实施例中，半导体芯片的制造方法包括在具有顶表面和底表面的基板中形成阻挡区。导电扩散区形成在基板中以使得其被阻挡区包围。在形成导电扩散区之后，制造方法还包括移除基板的一部分底表面直到露出导电扩散区，从而导电扩散区从基板的顶表面贯穿至底表面。导电扩散区可以通过将金属成份扩散到基板的被阻挡区包围的部分中而形成。金属成份可以是诸如铜或铜合金的材料。在基板的被阻挡区包围的部分中，导电扩散区可以形成为使得金属成分的浓度为约10%至约40%。形成导电扩散区可以包括在基板的被阻挡区包围的部分上形成金属层图案；以及将金属层图案的金属成分扩散到基板的位于金属图案下方的部分中。金属层图案的金属成分的扩散可以通过退火来进行。在形成导电扩散区之后，制造方法还包括在导电扩散区上形成金属层图案。形成有导电扩散区和阻挡区的基板可以包括电路部和包围该电路部的划片通道部。导电扩散区和阻挡区可以形成在基板的电路部和/或基板的划片通道部中。在本专利技术的另一实施例中，堆叠封装包括多半导体芯片，每个半导体芯片包括基板；阻挡区，形成在基板中；以及导电扩散区，形成在基板中并被阻挡区包围，其中多个半导体芯片堆叠为使得多个半导体芯片的导电扩散区相互电连接。多个导体芯片的每个还可以包括形成在导电扩散区上的金属层图案。附图说明图1是示出根据本专利技术实施例的半导体芯片的截面图。图2A至2D是示出根据本专利技术另一实施例的用于制造半导体芯片的方法的工艺的截面图。图3A至3D是示出根据本专利技术另一实施例的用于制造半导体芯片的方法的工艺的截面图。图4是示出根据本专利技术另一实施例的堆叠封装的截面图。 具体实施例方式在本专利技术的各种实施例中，可以形成穿过半导体芯片的电极，而无需使用可能需要DRIE(干法反应离子蚀刻)工艺的通孔。因此，在本专利技术的各种实施例中，由于不需要独立的用于实施DRIE工艺的DRIE设备，所以制造成本得以降低，制造工艺因省略DRIE工艺而得以简化。此外，在本专利技术的各种实施例中，由于穿过半导体芯片的电极通过将铜成分扩散到基板中而形成以代替在通孔中填充导电材料，所以不需要用于将绝缘材料沉积到通孔中、形成阻挡层及填充导电材料的大量设备。因此，在本专利技术的实施例中，在半导体芯片的制造过程中制造成本得以降低，制造工艺得以简化，并且制造周期得以缩短。下文中，将参照附图详细描述本专利技术的具体实施例。这里，应该知道的是，附图并不需要依照比例绘制，在某些情形下，比例可以夸大以更清楚地描绘本专利技术的某些特征。图1是示出根据本专利技术实施例的半导体芯片的截面图。参照图1，阻挡区130形成在基板110中，而基板110具有顶表面IlOA和底表面 110B。当从顶部观察时，阻挡区130的形状可以为环形或四边形的框状。阻挡区130由能够防止金属成分扩散的材料形成，该材料例如为Ti、TiN、Ta、TaN、TiW、NiB或包括这些材料中的至少一种的材料。当将选择的材料掺杂到基板110中时可以形成阻挡区130。在基板110中形成导电扩散区160以使该导电扩散区160被阻挡区130包围。导电扩散区160形成为从基板110的一表面IlOA贯穿至另一表面110B。形成导电扩散区160 以使得导电扩散区160的侧表面被阻挡区130包围。导电扩散区160是采用例如扩散到基板110中的具有较低电阻率及优良扩散特性的金属成分例如铜或铜合金形成的区域。在基板110的被阻挡区130包围的部分中，导电扩散区160形成为金属成分具有能够在堆叠封装的半导体芯片100之间形成电连接的浓度。 导电扩散区160内的金属成分浓度例如是约10%至约40%的浓度。金属层图案150形成在导电扩散区160上。金属层图案150包括例如铜层或铜合金层。金属层图案150的作用为确保金属层图案150内所含的金属成分能够扩散且能够稳定地形成导电扩散区160，并确保当堆叠半导体芯片100时各半导体芯片100可以稳定地相互连接。包括导电扩散区160及阻挡区130的基板110包括电路部(未示出)及划片通道部(未示出)，划片通道部包围电路部。导电扩散区160及阻挡区130可以形成在基板110 的电路部中和/或基板110的划片通道部中。根据本专利技术实施例的半导体芯片100包括形成为从基板110的顶表面IlOA贯穿至底表面IlOB的导电扩散区160，而无需设置通孔。因此，在本专利技术的实施例中，可以实现具有从基板110的顶表面IlOA贯穿至底表面IlOB的导电扩散区160的半导体芯片100，而不需要设置通孔并在通孔中沉积导电材料所需的工艺、设备、成本和时间。图2A至2D是示出根据本专利技术另一实施例的用于制造半导体芯片的方法的工艺的截面图。参照图2A，制备基板110，该基板110具有表面IlOA和背对表面IlOA的另一表面 110B。光致抗蚀剂形成本文档来自技高网...

【技术保护点】
１．一种半导体芯片，包括：基板，具有顶表面和底表面；阻挡区，形成在所述基板中；以及导电扩散区，形成在所述基板中并被所述阻挡区包围。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金圣敏，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR