模拟缓冲电路制造技术

本发明专利技术公开了一种模拟缓冲电路，包含p型及n型通道薄膜晶体管。p型通道薄膜晶体管以及n型通道薄膜晶体管各包含源极区、漏极区、栅极层、源极电极以及共用漏极电极，其中源极区以及漏极区两者中间界定了一通道区，p型通道薄膜晶体管以及n型通道薄膜晶体管各自的漏极区基本上彼此相互接触，栅极层形成并绝缘隔离于前述对应的通道区上，源极电极与栅极层绝缘隔离并电性连接至对应的源极区，共用漏极电极与栅极层以及源极电极绝缘隔离并透过界定于空乏区上的通孔电性连接至p型通道薄膜晶体管以及n型通道薄膜晶体管两者的漏极区。

【技术实现步骤摘要】

本专利技术是有关于一种模拟缓冲电路，且特别是有关于一种使用一共用电极的模拟缓冲电路。
技术介绍
显示面板通常具有一基板以及形成于其上的多个像素元件。这些像素元件基本上是以矩阵方式配置，而矩阵的列上具有栅极线，而矩阵的行上则具有数据线。显示面板是由包含一栅极驱动器及一数据驱动器的驱动电路所驱动。栅极驱动器产生多个栅极信号(扫描信号)依序作用于栅极在线以逐列依序开启像素元件。数据驱动器产生多个源极信号 (数据信号)，即循序取样的影像信号，这些信号同时被传递至该数据在线，并与栅极信号协同作用以显示影像于面板上。在此种驱动电路中，具有多级的移位缓存器是用于栅极驱动器中，以产生前述多个栅极信号以依序驱动栅极线。为了降低成本，过去已有许多作法尝试将移位缓存器与门极驱动器整合进显示面板。例如，其中一种作法便是将移位缓存器与门极驱动器制作于面板的玻璃基板上，亦即所谓矩阵基板行驱动技术(gate driver on array, GOA)，其主要是使用非晶硅(a-Si)薄膜晶体管，及/或低温多晶硅(LTPQ薄膜晶体管。图4是一显示面板10，具有一 GOA架构11，其上形成具有多级电路12的移位缓存器。每一级电路12产生一扫描信号，以驱动显示面板10对应的像素列。为了提升移位缓存器的驱动能力，通常将模拟缓冲器20耦接于每一级电路12以及对应的像素列14之间， 以增加移位缓存器输出信号的电流推力。在GOA架构11中，各模拟缓冲器20形成于基板 13上，且各模拟缓冲器20具有布局线宽H，而线宽H基本上与显示面板10的像素列14的宽度相等。由于高画质影像显示器对于分辨率的要求很高，移位缓存器通常设计为具有很多级电路。因此，基板上每一级电路12的可布局空间减小，因而模拟缓冲器20的面积亦必须被迫缩小。如图5所示，模拟缓冲器20包含一 η型通道薄膜晶体管(NTFT)21以及一 ρ型通道薄膜晶体管(PTFT) 22。η型通道薄膜晶体管21及ρ型通道薄膜晶体管22各自具有形成于基板13上的源极区21a、2h及漏极区21b、22b，源极区以及漏极区之间界定有通道区21c、 22c。η型通道薄膜晶体管21的漏极区21b以及ρ型通道薄膜晶体管22的漏极区22b间隔一距离w，漏极区21b、22b的宽度为d，其间并以互连层25相互电性连接。如图5所示，模拟缓冲器20具有宽度Wc= (wl+2d+w+W)。一般而言，薄膜晶体管的通道宽度及长度的缩小会造成饱和电流的降低并损害薄膜晶体管的稳定性。因此，有必要针对上述缺点进行改善处理。
技术实现思路
本专利技术的目的在于提供一种模拟缓冲器电路。可因而缩小在显示面板上使用的模拟缓冲电路的布局面积。为实现本专利技术的目的而提供一种模拟缓冲器电路，包括一 ρ型通道薄膜晶体管以及一 η型通道薄膜晶体管。前述ρ型通道薄膜晶体管及η型通道薄膜晶体管中每一者均包含一源极区及一漏极区、一第一绝缘层、一栅极层、一第二绝缘层、一源极电极、一共用漏极电极。前述源极区及漏极区形成于一基板上，两者间界定出一通道区，使P型通道薄膜晶体管的漏极区及η 型通道薄膜晶体管的漏极区相互接触，而界定出一空乏区于P型通道薄膜晶体管的漏极区与η型通道薄膜晶体管的漏极区接触的一接面。前述第一绝缘层形成于基板上并覆盖对应的源极区、漏极区以及通道区。前述栅极层形成于第一绝缘层上，并覆盖对应的通道区。前述第二绝缘层形成于第一绝缘层上，并覆盖对应的栅极层。前述源极电极形成于第二绝缘层上且电性连接至对应的源极区。前述共用漏极电极形成于第二绝缘层上，并透过一界定于空乏区之上的通孔电性连接至P型通道薄膜晶体管及η型通道薄膜晶体管的漏极区。P型通道薄膜晶体管及该η型通道薄膜晶体管各自的通道区是以多晶硅形成。ρ型通道薄膜晶体管的源极区及漏极区是以ρ型重掺杂半导体形成，η型通道薄膜晶体管的源极区及漏极区是以η型重掺杂半导体形成。η型通道薄膜晶体管进一步包含一第一 η型轻掺杂区以及一第二 η型轻掺杂区，第一 η型轻掺杂区形成于源极区及通道区之间，该第二 η型轻掺杂区形成于通道区及漏极区之间。ρ型通道薄膜晶体管及η型通道薄膜晶体管的漏极之间的接面包含一 ρη接面。该通孔具有一大于该空乏区的宽度，使得该共用漏极电极横跨该空乏区且与ρ型通道薄膜晶体管的漏极区及η型通道薄膜晶体管的漏极区接触。为实现本专利技术的目的还提供一模拟缓冲电路。包括一 P型通道薄膜晶体管以及一 η型通道薄膜晶体管，其中该ρ型通道薄膜晶体管及该η型通道薄膜晶体管每一者均包含一源极区及一漏极区、一栅极层、一源极电极以及一共用漏极电极。源极区及一漏极区形成于一基板上，两者间界定出一通道区，使P型通道薄膜晶体管的漏极区及η型通道薄膜晶体管的漏极区基本上相互接触，而界定出一空乏区于P型通道薄膜晶体管的漏极区与η型通道薄膜晶体管的漏极区接触的一接面。前述栅极层，形成于对应的通道区的上，并与对应的该通道区绝缘隔离。前述源极电极，与栅极层绝缘隔离，并电性连接至对应的源极区。前述共用漏极电极，与栅极层及该源极电极绝缘隔离，并透过一界定于该空乏区之上的通孔，电性连接至P型通道薄膜晶体管的漏极区及η型通道薄膜晶体管的漏极区。ρ型通道薄膜晶体管的漏极及η型通道薄膜晶体管的漏极之间的接面包含一 ρη接前述模拟缓冲电路进一步包含一第一绝缘层，形成于基板上并覆盖P型通道薄膜晶体管及η型通道薄膜晶体管的源极区、漏极区以及通道区。前述模拟缓冲电路进一步包含一第二绝缘层，形成于该第一绝缘层上且覆盖ρ型通道薄膜晶体管的栅极层及η型通道薄膜晶体管的栅极层。ρ型通道薄膜晶体管及η型通道薄膜晶体管各自的该通道区是以多晶硅形成。ρ型通道薄膜晶体管的源极区以及漏极区是以ρ型重掺杂半导体形成，η型通道薄膜晶体管的源极区及漏极区是以η型重掺杂半导体形成。 η型通道薄膜晶体管进一步包含一第一 η型轻掺杂区以及一第二 η型轻掺杂区，其中第一 η型轻掺杂区形成于源极区及通道区之间，该第二 η型轻掺杂区形成于通道区及漏极区之间。该通孔具有一大于空乏区的宽度，使得共用漏极电极横跨空乏区且与P型通道薄膜晶体管及η型通道薄膜晶体管的漏极区接触。为实现本专利技术的目的，还提供一种模拟缓冲电路。包括形成于一基板上的一图样层，其中前述图样层具有一第一 P型重掺杂区、一第二 P型重掺杂区、一形成于前述第一 P 型重掺杂区及前述第二 P型重掺杂区之间的P型通道区、一第一 η型重掺杂区、一第二 η型重掺杂区、一形成于前述第一 η型重掺杂区及前述第二 η型重掺杂区之间的η型通道区，其中前述第二 P型重掺杂区及前述第一 η型重掺杂区相互接触而界定出一空乏区于前述第二 P型重掺杂区及前述第一 η型重掺杂区接触的一接面。前述模拟缓冲电路亦包括一第一绝缘层、一第一导电层以及一第二绝缘层，其中第一绝缘层形成于基板上并覆盖该图样层，第一导电层具有彼此相距的一第一部及一第二部，前述第一导电层形成于第一绝缘层上，而使该第一部及该第二部分别覆盖该P型通道区及该η型通道区，前述第二绝缘层形成于第一绝缘上且覆盖该第一导电层。前述模拟缓冲电路进一步包括一第二导电层，具有彼此相距的一第一部、一第二部及一第三部，前述第二导电层形成于第二绝缘层上，其中第一部及第二部分别电性连接至第一 P型重掺杂区及第二 η型重掺杂本文档来自技高网...

【技术保护点】
１．一种模拟缓冲电路，包括一ｐ型通道薄膜晶体管以及一ｎ型通道薄膜晶体管，其特征在于，该ｐ型通道薄膜晶体管及该ｎ型通道薄膜晶体管中每一者均包含：一源极区及一漏极区，两者间界定出一通道区，该源极区及漏极区形成于一基板上，使该ｐ型通道薄膜晶体管的该漏极区及该ｎ型通道薄膜晶体管的该漏极区相互接触，而界定出一空乏区于该ｐ型通道薄膜晶体管的该漏极区与该ｎ型通道薄膜晶体管的该漏极区接触的一接面；一第一绝缘层，形成于该基板上并覆盖对应的该源极区、该漏极区以及该通道区；一栅极层，形成于该第一绝性连接至该ｐ型通道薄膜晶体管的该漏极区及该ｎ型通道薄膜晶体管的该漏极区。缘层上，并覆盖对应的该通道区；一第二绝缘层，形成于该第一绝缘层上，并覆盖对应的该栅极层；一源极电极，形成于该第二绝缘层上且电性连接至对应的该源极区；以及一共用漏极电极，形成于该第二绝缘层上而使该共用漏极电极透过一界定于该空乏区之上的通孔，电

【技术特征摘要】
2010.11.03 US 12/938,8671.一种模拟缓冲电路，包括一P型通道薄膜晶体管以及一 η型通道薄膜晶体管，其特征在于，该P型通道薄膜晶体管及该η型通道薄膜晶体管中每一者均包含一源极区及一漏极区，两者间界定出一通道区，该源极区及漏极区形成于一基板上，使该P型通道薄膜晶体管的该漏极区及该η型通道薄膜晶体管的该漏极区相互接触，而界定出一空乏区于该P型通道薄膜晶体管的该漏极区与该η型通道薄膜晶体管的该漏极区接触的一接面；一第一绝缘层，形成于该基板上并覆盖对应的该源极区、该漏极区以及该通道区； 一栅极层，形成于该第一绝缘层上，并覆盖对应的该通道区； 一第二绝缘层，形成于该第一绝缘层上，并覆盖对应的该栅极层； 一源极电极，形成于该第二绝缘层上且电性连接至对应的该源极区；以及一共用漏极电极，形成于该第二绝缘层上而使该共用漏极电极透过一界定于该空乏区之上的通孔，电性连接至该P型通道薄膜晶体管的该漏极区及该η型通道薄膜晶体管的该漏极区。2.根据权利要求1所述的模拟缓冲电路，其特征在于，该ρ型通道薄膜晶体管及该η型通道薄膜晶体管各自的该通道区是以多晶硅形成。3.根据权利要求2所述的模拟缓冲电路，其特征在于，该ρ型通道薄膜晶体管的该源极区及该漏极区是以P型重掺杂半导体形成，该η型通道薄膜晶体管的该源极区及该漏极区是以η型重掺杂半导体形成。4.根据权利要求3所述的模拟缓冲电路，其特征在于，该η型通道薄膜晶体管进一步包含一第一 η型轻掺杂区以及一第二 η型轻掺杂区，该第一 η型轻掺杂区形成于该源极区及该通道区之间，该第二 η型轻掺杂区形成于该通道区及该漏极区之间。5.根据权利要求3所述的模拟缓冲电路，其特征在于，该ρ型通道薄膜晶体管的漏极区及该η型通道薄膜晶体管的漏极区的间的接面包含一 ρη接面。6.根据权利要求1所述的模拟缓冲电路，其特征在于，该通孔具有一大于该空乏区的宽度，使得该共用漏极电极横跨该空乏区且与该P型通道薄膜晶体管的漏极区及该η型通道薄膜晶体管的漏极区接触。7.一种模拟缓冲电路，包括一ρ型通道薄膜晶体管以及一 η型通道薄膜晶体管，其特征在于，该P型通道薄膜晶体管及该η型通道薄膜晶体管中每一者均包含一源极区及一漏极区，两者间界定出一通道区，该源极区及漏极区形成于一基板上，使该P型通道薄膜晶体管及该η型通道薄膜晶体管的漏极区相互接触，而界定出一空乏区于该P型通道薄膜晶体管的该漏极区与该η型通道薄膜晶体管的该漏极区接触的一接面； 一栅极层，形成于对应的该通道区之上，并与对应的该通道区绝缘隔离； 一源极电极，与该栅极层绝缘隔离，并电性连接至对应的该源极区；以及一共用漏极电极，与该栅极层及该源极电极绝缘隔离，并透过一界定于该空乏区之上的通孔，电性连接至该P型通道薄膜晶体管的漏极区及该η型通道薄膜晶体管的漏极区。8.根据权利要求7所述的模拟缓冲电路，其特征在于，进一步包含一第一绝缘层，形成于该基板上并覆盖该P型通道薄膜晶体管及该η型通道薄膜晶体管各自的该源极区、该漏极区以及该通道区。9.根据权利要求8所述的模拟缓冲电路，其特征在于，进一步包含一第二绝缘层，形成于该第一绝缘层上且覆...

【专利技术属性】
技术研发人员：陈沛桦，丁友信，傅春霖，卢朝文，林男颖，徐伟钧，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71