半导体器件及其制造方法技术

本发明专利技术提供半导体器件及其制造方法，使半导体部件和电路基板易于对位。半导体器件具有：第一电路基体材料(20)，在其表面上形成有多个第一电极(22)；第二电路基体材料(30)，其设置在第一电路基体材料(20)的上方，在第一电极(22)中的每个第一电极(22)的上方形成有第一贯通孔(30a)和第二贯通孔(30b)；半导体封装(50)，其设置在第二电路基体材料(30)的上方；多个第一凸起(51)，其设置在第一贯通孔(30a)和第二贯通孔(30b)内，连接第一电极(22)和半导体封装(50)。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
近年来，随着电子设备的小型化，安装在电子设备上的半导体封装和半导体元件 等半导体部件也逐渐小型化。该半导体部件经由焊锡凸起等连接端子安装在电子设备内的 电路基体材料上，但为了提高该电子设备的成品率，希望提高上述的电路基体材料与半导 体部件的对位精度。专利文献1 JP特开平7-183333号公报；专利文献2 JP特开2007-27305号公报。
技术实现思路
本专利技术的目的在于，在中，使半导体部件与电路基板易 于对位。根据下面公开的一个观点，提供一种半导体器件，具有第一电路基体材料，在其 表面上形成有多个第一电极；第二电路基体材料，其设置在所述第一电路基体材料的上方， 在所述多个第一电极中的每个第一电极的上方形成有第一贯通孔和第二贯通孔；半导体部 件，其设置在所述第二电路基体材料的上方，在所述半导体部件的表面上形成有多个第二 电极；多个第一凸起，其设置在所述第一贯通孔内和所述第二贯通孔内，用于连接所述第一 电极和所述第二电极。另外，根据公开的另外的观点，提供一种半导体器件的制造方法，具有将形成有 第一贯通孔和第二贯通孔的第二电路基体材料配置在表面形成有多个第一电极的第一电 路基体材料的上方的工序；使形成在半导体部件的多个第二电极中的每个第二电极上的多 个第一凸起穿过所述第一贯通孔和所述第二贯通孔，并使所述多个第一凸起与所述第一电 路基体材料的多个所述第一电极抵接的工序；对所述第一凸起进行加热使其熔化，并使所 述第一凸起与所述第一电极接合的工序。而且，根据公开的另外的观点，提供一种半导体器件的制造方法，具有使第二电 路基体材料的多个贯通孔中的每个贯通孔与第一电路基体材料所具有的多个第一凸起中 的每个第一凸起嵌合的工序；使半导体部件所具有的多个第二凸起中的每个第二凸起与所 述电路基体材料的所述多个贯通孔中的每个贯通孔嵌合的工序；对各个所述第一凸起和所 述第二凸起进行加热使其熔化，通过各个该第一凸起和该第二凸起将所述第一电路基体材 料和所述半导体部件电性且机械地连接起来的工序。根据下面的公开，因为使半导体部件的凸起穿过第二电路基体材料的第一贯通孔 和所述第二贯通孔，所以能够利用这些贯通孔限制熔化了的凸起的运动，从而能够防止在 第一电路基体材料的电极与凸起之间产生错位。附图说明图1A、图IB是利用了中间件(interposer)的半导体器件的制造过程中的剖视图。图2A是第一实施方式的半导体器件的制造过程中的剖视图(其1)。图2B是第一实施方式的半导体器件的制造过程中的剖视图(其2)。图2C是第一实施方式的半导体器件的制造过程中的剖视图(其3)。图2D是第一实施方式的半导体器件的制造过程中的剖视图(其4)。图2E是第一实施方式的半导体器件的制造过程中的剖视图(其5)。图2F是第一实施方式的半导体器件的制造过程中的剖视图(其6)。图3是在第一实施方式中使用的第二电路基体材料的俯视放大图。图4A是第二实施方式的半导体器件的制造过程中的剖视图(其1)。图4B是第二实施方式的半导体器件的制造过程中的剖视图(其2)。图4C是第二实施方式的半导体器件的制造过程中的剖视图(其3)。图4D是第二实施方式的半导体器件的制造过程中的剖视图(其4)。图5A是第三实施方式的半导体器件的制造过程中的剖视图(其1)。图5B是第三实施方式的半导体器件的制造过程中的剖视图(其2)。图5C是第三实施方式的半导体器件的制造过程中的剖视图(其3)。图6A是第四实施方式的半导体器件的制造过程中的剖视图(其1)。图6B是第四实施方式的半导体器件的制造过程中的剖视图(其2)。图6C是第四实施方式的半导体器件的制造过程中的剖视图(其3)。图7是第五实施方式的半导体器件的剖视图。具体实施例方式作为将半导体封装等半导体部件安装在电路基体材料上的方式，具有在半导体部 件和电路基板之间设置用于转接配线的中间件的方式。在说明各实施方式之前，对利用了这样的中间件的半导体器件的制造方法进行说明。图1A、图IB是该半导体器件的制造过程中的剖视图。首先，如图IA所示，准备在一侧的主面上设置有第一电极3的电路基体材料1，使 该电路基体材料1与中间件4对位。中间件4是在聚酰亚胺等挠性基体材料上形成第二电极6而构成的，在该第二电 极6上接合有第一焊锡凸起5。然后，在第一焊锡凸起5与第一电极3抵接的状态下，通过使该第一焊锡凸起5回 流(reflow)，通过第一焊锡凸起5使电路基体材料1和中间件4机械且电性地连接。接着，如图IB所示，在中间件4之上装载半导体封装10。该半导体封装10具有封装基体材料15，在该封装基体材料15的两个主面中的与 中间件4相向的主面上设置有第二焊锡凸起8。另一方面，在封装基体材料15的另一个主面上形成有第三电极14，半导体元件13 经由第三焊锡凸起12与该第三电极14连接。此外，在半导体元件13和封装基体材料15之间的间隙中填充有用于提高半导体元件13与封装基体材料15的连接可靠性的底部填充树脂(imderfillresin) 19。然后，在第二焊锡凸起8和第二电极6已对位的状态下，通过使该第二焊锡凸起8 回流，将第二焊锡凸起8与第二电极6接合。通过以上工序，完成了该半导体器件的基本结构。在这样的半导体器件的制造方法中，在图IB中的回流时，需要使半导体封装10和 中间件4对位，以使第二电极6和第二焊锡凸起8接合。但是，电路基体材料1、中间件4和半导体封装10因材料不同各自的热膨胀量不 同，因而在图IB的工序中使各焊锡凸起8回流时，电路基体材料1、中间件4和半导体封装 10会伸长相互不同的量。因此，在回流时第二电极6和第二焊锡凸起8会产生错位，难以高精度地对位。尤其是，中间件4主要是由热膨胀率大的聚酰亚胺形成的，因而更增加了对位的难度。并且，在该安装结构中，半导体封装10与电路基体材料1隔开各个第一焊锡凸起5 和第二焊锡凸起8的高度与中间件4的厚度相加的间隔D。因此，配线从半导体封装10向 电路基体材料1进行牵引的牵引距离变长，会因RC延迟妨碍半导体封装10的高速动作。这样，如果在电路基体材料1与半导体封装10之间仅设置中间件4，则会产生对位 困难和信号处理速度降低的问题。鉴于这样的问题，本申请的专利技术人们想到了下面说明的各实施方式。(第一实施方式)图2A 图2F是本实施方式的半导体器件的制造过程中的剖视图。在制造该半导体器件时，首先，如图2A所示，准备作为安装基板等的第一电路基 体材料20。第一电路基体材料20由玻璃环氧树脂等形成，在其表面上形成有对铜箔或镀铜 膜刻印图形而形成的多个第一电极22。此外，可以使用层叠多个配线和绝缘层而形成的多层电路基板作为第一电路基体 材料20。而且，第一电路基体材料20的刚性也未被特别限定，能够采用具有挠性的电路基 体材料或刚性的电路基体材料中的任一种作为第一电路基体材料20。另外，如图2B所示，与这样的第一电路基体材料20 —起准备具有多个第一贯通孔 30a和多个第二贯通孔30b的第二电路基体材料30。此外，可以在该第二电路基体材料30 的端部设置用于引出信号的连接器60。如虚线圆内所示，该第二电路基体材料30具有将各层31 40层叠形成的层叠结 构。该层叠结构从下依次为第一覆盖膜(cov本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，具有：第一电路基体材料，在其表面上形成有多个第一电极；第二电路基体材料，其设置在所述第一电路基体材料的上方，在所述多个第一电极的每个第一电极的上方形成有第一贯通孔和第二贯通孔；半导体部件，其设置在所述第二电路基体材料的上方，在所述半导体部件的表面上形成有多个第二电极；多个第一凸起，其设置在所述第一贯通孔内和所述第二贯通孔内，用于连接所述第一电极和所述第二电极。

【技术特征摘要】
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【专利技术属性】
技术研发人员：水谷大辅，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP