本发明专利技术公开了一种多晶Si1-xGex/金属并列覆盖双栅台阶式埋氧SSGOInMOSFET器件结构，其技术方案在于该器件自上而下的结构为：多晶Si1-xGex/金属并列覆盖双栅结构；栅绝缘层；本征或者p-掺杂应变Si电子量子阱层；p掺杂弛豫Si1-yGey缓冲层；台阶式埋氧层；p-掺杂的衬底，所述p-掺杂的单晶Si(100)衬底由p弛豫Si1-yGey缓冲层、p弛豫SiGe渐变层以及单晶Si三部分组成。该器件结构简单，与常规体Si?SOI工艺完全兼容，并集成了“栅极工程”“应变工程”以及“衬底工程”三者的优点。
【技术实现步骤摘要】
本专利技术涉及微电子领域中一种半导体MOSFET器件结构，具体来说是一种多晶 SihGex/金属并列覆盖双栅台阶式埋氧SSGOI nMOSFET器件结构。
技术介绍
硅基(Silicon-Based)MOSFET技术已经进入纳米时代，沟道长度不断减小，半导体器件的发展越来越受物理极限方面的限制，高速高性能器件的需求也越来越强烈，此时提高载流子迁移率则成为了一个有效的手段。目前通过缩小传统硅工艺特征尺寸遇到很多阻碍，各种二级物理效应不断显现。为了延续摩尔定律的预测，器件结构的改进以及新材料的引入可能会对器件特性的提高起到重要的推动作用，所以新的材料和结构的设计研究受到了人们的关注。在这些新的材料和结构中，绝缘层上硅(SOI)和应变硅(SSi)是非常有发展前景的SOI材料，即绝缘体上硅材料(Silicon-On-Insulator)，被国际上公认为“21世纪硅集成电路技术”的基础，它能突破体硅材料的诸多限制，可有效消除MOS电路中的闩锁效应、减小漏源区的寄生电容、易形成浅结，能有效抑制MOSFET器件的小尺寸效应，在航天领域、光电子领域，以及微机械系统、三维立体电路、混合电路等方面有广阔的应用前景。另一方面，在硅基应变Si/SiGe异质结构中，由双轴应变所引起的能带分裂可以使应变Si中的电子和空穴迁移率都得到显著增强，并且由于与Si工艺兼容，结构简单，使应变Si MOSFET得到广泛应用。随着沟道长度的不断减小，如何继续保持甚至继续提高应变 Si MOSFET的性能便成为当前研究的热点问题。SSOI (Strained Silicon-on-Insulator)、 SGOI (SiGe-on-Insulator)以及应变SGOI (SSGOI)MOSFET正是在这种背景下被提出来的。 SSGOI器件工艺相对简单，但需要生长弛豫SiGe虚拟衬底，其热导率比较低。除此之外这些 SOI MOSFET器件均是以SiO2作为绝缘埋氧层，同样易于出现自加热效应。因此，热致可靠性同样也是硅基SOI器件面临的最紧迫的问题。
技术实现思路
本专利技术的目的是利用现有的常规Si SOI工艺，提供一种具有高速高性能的新型多晶SipxGex/金属并列覆盖双栅台阶式埋氧SSGOI nMOSFET器件结构。多晶SihGex/金属并列覆盖双栅SSGOI nMOSFET器件结构，自上而下依次包括多晶SihGex/金属并列覆盖双栅结构1 ；栅绝缘层2 ；本征(或者ρ—掺杂)应变Si电子量子阱层3 ；ρ掺杂弛豫SipyGey缓冲层4 ；台阶式埋氧层5 ;ρ_掺杂的单晶Si (100)衬底6，所述 Ρ_掺杂的单晶Si (100)衬底由ρ弛豫SipyGey缓冲层、ρ弛豫SiGe渐变层以及单晶Si三部分组成。引入多晶SihGex/金属并列覆盖双栅结构提高了沟道电子输运速度，输出电流与工作频率，并抑制了漏致势垒降低(DIBL)效应；双轴应变Si层可提高电子的迁移率；台阶式埋氧层一定程度上可以改善器件的自加热效应以及亚阈特性，减小器件亚阈摆幅对于本专利技术的说明，主要集中于“栅极工程”和“衬底工程”两部分，其他的结构部分均为通常的意义。(1)栅极工程本专利技术采用SihGex/金属并列覆盖双栅结构。首先，选用多晶SihGe5x作为栅极不但可以连续的调节功函数，有利于调节器件的阈值电压，使器件呈现出良好的短沟道特性，还可以抑制栅耗尽效应，提高栅氧化层的可靠性，改善亚阈摆幅，提高开态与关态电流的比值I。n/I。ff。多晶SihGi5x栅极的功函数1_是Ge组分X的连续函数，可以在较宽的范围内调节功函数。根据P. E. Hellberg等人的实验结果(P. E. Hellberg, S.L.Zhang and C. S. Petersson, IEEEElectron Devices Lett，18，pp. 456，1997)拟合出 P+多晶 SihGiix 栅的功函数为Wpoly (x) = 0. 51448χ2-1. 0029χ+5. 1619 (0 彡 χ 彡 1).这样可以根据具体设计要求连续、灵活地调整器件的阈值电压。为了进一步提高SSGOI nMOSFET器件的性能，本专利技术使用了不同功函数的栅极材料，参考说明书附图2，这种结构的优点在于沟道内电势呈阶梯分布，阶梯的大小取决于两种栅极的功函数之差，异质双栅使得电子在源端的速度增强，同时削弱了漏端的电场，使沟道电子平均漂移速度增加，提高了载流子输运效率、驱动电流和截止频率，并且也抑制了沟道长度减小所导致的短沟道和漏致势垒降低效应。考虑到实际的工艺，以及为了减小异质双栅接触界面的原子互扩散效应，本专利技术选择SihGex/金属并列双栅结构，其原因在于沟道最小表面势点位于靠近源极一侧的栅极之下，阈值电压以及其他电学特性取决于这一侧栅极的功函数，考虑到多晶SihGe5x材料所具有的优势，将其设置为控制栅，这样可以灵活设计器件的电学参数。除了多晶栅的Ge组分可以调节之外，还可以通过调节多晶SihGex 栅极和与其并列的金属栅极二者的长度之比来调节阈值电压。随着二者比值的增大，阈值电压Vt也随之增大，当二者之比约大于1 1时，增加逐渐变缓。这是因为Vt是由多晶 Si1^xGex栅极之下最小表面势点决定的，随着比值的增大，沟道表面势“阶梯”向漏端移动， 表面势分布接近于以多晶SihGe5x为单一栅极的应变Si MOSFET的电势分布，此时的最小表面势点随该比值的变化很小。还需要说明的是，在低功耗芯片应用中(例如电源电压Vdd = 1.2V)，因此需要栅极功函数接近于4. 72eV的中间带隙材料。在数字电路设计中，通常要求VDD/Vt = 3. 5 4， 这要求Vt不超过0. 4V。在Ge组分从0到100%变化过程中，多晶SipxGex栅极的功函数 <Pms大约队4. 7eV变化到5. 2eV,平均为4. 95eV,相对的体Si器件阈值电压将为0. 6V左右。 另一方面，对于特定的应变Si/SiGe系统而言，在给定掺杂剖面的情况下，同体Si MOS器件相比较，由于应变Si中较低的导带和SiGe缓冲层较小的带隙将会造成应变Si/SiGe器件的阈值电压偏低，在实际工艺下阈值电压相比体Si器件降低0. IV左右。因此实际由多晶 Si1^xGex栅极的功函数所决定的Vt还是相对偏高。这样就需要在多晶SihGe5x栅极之上继续淀积金属层来获得尽可能大的识ms值，通过不同的栅极层功函数组合或者改变多晶与金属栅的厚度来获得尽量小的Vt，以降低电路芯片的功耗，提高开关速度。在满足Wp。ly> Wgate 的条件下，合理的选择具有合适功函数的金属栅极和合适Ge组分χ的多晶栅极会使器件的实际性能得以提升。如果减小多晶SihGe5x栅极的长度L1，则整个沟道的电势会得以提高，而电势的提高则会导致驱动电流的提高。另一方面也是因为驱动电流也包含了阈值电压的影响，可以4预见，阈值电压随多晶SihGe5x栅极的长度L1的减小而减小，从而使得驱动电流得以提高。 此外，多晶SihGex/金属异质双栅还提高了应变Si沟道1源端的电场，使载流子的平均漂移速度大于饱和速度。呈阶梯分布的沟道电势使电场梯度发生变化。当电场对载流子加速时间小于能量弛豫本文档来自技高网...
【技术保护点】
１．一种多晶Ｓｉ１－ｘＧｅｘ／金属并列覆盖双栅ＳＳＧＯＩ ｎＭＯＳＦＥＴ器件结构，自上而下依次包括：多晶Ｓｉ１－ｘＧｅｘ／金属并列覆盖双栅结构；栅绝缘层；本征或者ｐ－掺杂应变Ｓｉ电子量子阱层；ｐ掺杂弛豫Ｓｉ１－ｙＧｅｙ缓冲层；台阶式埋氧层；ｐ－掺杂的衬底，所述ｐ－掺杂的单晶Ｓｉ（１００）衬底由ｐ弛豫Ｓｉ１－ｙＧｅｙ缓冲层、ｐ弛豫ＳｉＧｅ渐变层以及单晶Ｓｉ三部分组成。
【技术特征摘要】
【专利技术属性】
技术研发人员：宋建军，王冠宇，张鹤鸣，胡辉勇，宣荣喜，周春宇，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：87
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