本发明专利技术提供一种半导体装置和具有该半导体装置的存储卡，该半导体装置包括：封装衬底，在表面具有多个第一和第二衬底焊盘和连接第一和第二衬底焊盘的衬底布线；长方形的第一半导体芯片，层叠在封装衬底的表面上，具有沿长方形的短边设置的多个第一焊盘；以及长方形的第二半导体芯片，层叠在第一半导体芯片上，具有沿长方形的短边设置的多个第二焊盘，以使由第二半导体芯片的长边和未设置多个第二焊盘的短边形成的顶点与由第一半导体芯片的长边和未设置多个第一焊盘的短边形成的顶点上下重合、且使第一与第二半导体芯片的长边交叉地重叠，第一与第二焊盘是镜面状反转的排列，第一衬底焊盘与第一焊盘、第二衬底焊盘与第二焊盘分别连接。
【技术实现步骤摘要】
本专利技术涉及半导体装置和存储卡，涉及多芯片封装。
技术介绍
近年，手机和便携信息处理终端装置、小型音响装置等的可以携带的电子机器的需求正在急剧增加。为了响应此要求，正在尝试半导体装置的小型化、轻薄化。因此，把在1个半导体芯片中存储多个系统的S0C(SyStem On Chip 片上系统)技术，和在1个封装衬底上层叠多个半导体芯片的多芯片封装(MCP :Multi Chip lockage)技术正用于半导体装置。SOC技术是在1个半导体芯片上装载多个系统的技术。相对于此，MCP技术是在1 个封装上安装多个半导体芯片的技术。MCP技术通过研究多个半导体芯片的叠层方法，能够谋求小型化(例如，参照专利文献1 (特开2005-286126号公报))。在MCP构造中，为了连接半导体芯片的输入输出用焊盘和封装衬底的焊盘，使用导线焊接。因而，在半导体芯片的焊盘附近需要用于导线焊接的适宜的空间。因此，将间隔基配置在叠层的2个半导体芯片之间，由此，确保用于导线焊接的空间。但是，由于使用该间隔基，因而MCP的厚度方向的尺寸增大。此外，如果叠层在封装衬底上的半导体芯片的数量增多，则焊盘数以及导线数也增多。因此，封装衬底和半导体芯片之间的接线变得复杂，还有导线之间发生短路的担忧。 进而，形成在封装衬底上的衬底配线的走线也变得复杂。
技术实现思路
本专利技术的例子提出了能够使多芯片封装小型化以及轻薄化，此外能够使封装内的接线简化的技术。本专利技术的例子的半导体装置，具备封装衬底；和第一以及第二半导体芯片，具有长方形的上面，在上述封装衬底上叠层，上述第一半导体芯片具有沿着1条短边设置的多个第一焊盘，上述第二半导体芯片具有沿着1条短边设置的多个第二焊盘，叠层为由上述第二半导体芯片的长边和没有设置上述多个第二焊盘的短边组成的顶点，和由上述第一半导体芯片的长边和没有设置上述多个第一焊盘的短边组成的顶点在上下重合，第一以及第二半导体芯片的长边交叉。本专利技术的例子的半导体装置，具备封装衬底；和层叠在上述封装衬底上的第一以及第二半导体芯片，上述第一半导体芯片具有沿着2条短边分别设置的第一以及第二焊盘，上述第二半导体芯片具有沿着2条短边分别设置的第三以及第四焊盘，上述封装衬底具有为了包围上述第一以及第二半导体芯片而配置在封装衬底上的第一至第四衬底焊盘， 上述第一以及第三衬底焊盘用形成在上述封装衬底表面上的第一衬底配线连接，上述第二以及第四衬底焊盘用形成在上述封装衬底表面上的第二衬底配线连接，上述第一以及第二衬底配线经由形成在上述封装衬底内的端子接头部，用设置在比上述封装衬底表面下层的第三衬底配线连接，上述第二半导体芯片配置在上述第一半导体芯片的上述第一以及第二焊盘之间，为了使上述第一以及第二半导体芯片的长边交叉，层叠在上述第一半导体芯片上。本专利技术的例子的半导体装置，具备封装衬底；具有长方形的上面，沿着1条长边设置多个焊盘的第一至第四半导体芯片，上述第一以及第二半导体芯片为了使未设置上述焊盘的长边之间接触而并排配置在封装衬底上，上述第三以及第四半导体芯片并排层叠在上述第一以及第二半导体芯片上，以使未设置上述焊盘的长边之间接触、上述第三以及第四半导体芯片的短边和上述第一以及第二半导体芯片的短边在上下重合。如果采用本专利技术的例子，则能够使多芯片封装小型化以及轻薄化，此外，能够简化封装内的接线。附图说明图1是表示半导体芯片的基本构造的侧视图。图2是第一种实施例的侧视图。图3是第一种实施例的平面图。图4是沿着图3的IV-IV线的剖面图。图5是沿着图3的V-V线的剖面图。图6是表示封装衬底的配线布线的模式图。图7是表示封装衬底的配线布线的模式图。图8是表示第二种实施例的构造的侧视图。图9是第二种实施例的平面图。图10是沿着图9的X-X线的剖面图。图11是沿着图9的XI-XI线的剖面图。图12是表示封装衬底的配线布线的模式图。图13是表示封装衬底的配线布线的模式图。图14是表示封装衬底的配线布线的模式图。图15是表示第二种实施例的应用例子的侧视图。图16是表示第二种实施例的变形例子的侧视图。图17是表示第二种实施例的变形例子的侧视图。图18是沿着图17的XVIII-XVIII线的剖面图。图19是沿着图17的XIX-XIX线的剖面图。图20A是分阶段表示变形例子的构造的图。图20B是分阶段表示变形例子的构造的图。图20C是分阶段表示变形例子的构造的图。图21是表示第二种实施方式的构造的侧视图。图22是表示第二种实施方式的构造的侧视图。图23是沿着图22的XXIII-XXIII线的剖面图。图24是沿着图22的XXIV-XXIV线的剖面图。图25是表示第三种实施方式的构造的侧视图。图沈是表示第三种实施方式的构造的平面图。图27是沿着图沈的XXVII-XXVII线的剖面图。图观是沿着图26的XXVIII-XXVIII线的剖面图。图四是表示本专利技术的例子的适用例子的图。符号说明1，10 80，IOA 80A，IOB 80B 半导体芯片；11 81，Ila llh，21a 21h 芯片焊盘；19 99 导线；90 存储器控制芯片；91 控制焊盘；100 400 封装衬底；101 104,201 204, 301A, 301B, 302A, 302B, 401A, 401B, 402A, 402B 衬底焊盘；105，105A, 105B, 105C, 106 衬底配线；107 引线连接配线；108 端子接头部；109，120 引线部；110 衬底控制焊盘；Wl W8, WlA W8A, WlB W8B 短边；Ll L8 长边；3 存储卡。具体实施例方式以下，一边参照附图，一边详细说明用于实施本专利技术的例子的最佳的形态。1.实施方式以下，说明认为最佳的几个实施方式。(A)概要本专利技术的例子在多芯片封装(以下，称为MCP)中，涉及叠层多个半导体芯片的封装构造。本专利技术的例子说明不使用间隔基，能够确保用于叠层的半导体芯片的导线焊接的空间，能够减小封装装置的尺寸的构造。此外，在叠层的半导体芯片上设置进行数据以及控制信号的输入输出的多个焊盘 (以下，称为芯片焊盘)。而后，在封装衬底上设置和这些焊盘连接的多个焊盘(以下，称为衬底焊盘)，进而，设置连接衬底焊盘之间的衬底配线。以下，还说明该配线衬底的配线布线，提出了能够简化衬底配线的走线的技术。(B)半导体芯片图1是表示在以下说明的实施方式中使用的半导体芯片的基本构造的侧视图。如图1所示，半导体芯片1是其上面由短边W和长边L组成的长方形的长方体构造。半导体芯片1例如是NAND型或者NOR型闪存、DRAM(Dynamic Random Access Memory)、ROM (Read Onry Memory)等的存储器芯片。此外，半导体芯片1可以是安装有LSI 的逻辑电路，也可以是混装有存储器和LSI的混装芯片。多个焊盘(未图示)沿着半导体芯片1的短边W或者比短边长的长边L，配置在设置于半导体芯片1上面的端部的区域内(用虚线包围的区域)。这些焊盘是用于向芯片提供电源电压的电源焊盘、用于进行数据或者控制信号的输入输出的信号输入输出焊盘。以下，说明叠层多个个上述的半导体芯片1，例如使用TSOP (Thin Small Outline 本文档来自技高网...
【技术保护点】
１．一种半导体装置，其特征在于，包括：封装衬底，在表面具有：多个第一衬底焊盘、多个第二衬底焊盘、和连接上述第一衬底焊盘和上述第二衬底焊盘的衬底布线；第一半导体芯片，层叠在上述封装衬底的上述表面上，具有长方形的形状，具有沿上述长方形的短边设置的多个第一焊盘；以及第二半导体芯片，层叠在上述第一半导体芯片上，具有长方形的形状，具有沿上述长方形的短边设置的多个第二焊盘，以使由上述第二半导体芯片的长边和未设置上述多个第二焊盘的短边形成的顶点与由上述第一半导体芯片的长边和未设置上述多个第一焊盘的短边形成的顶点上下重合、且使上述第一半导体芯片的长边与上述第二半导体芯片的长边交叉的方式进行重叠，上述多个第一焊盘的排列与上述多个第二焊盘的排列是镜面状反转的排列，上述多个第一衬底焊盘与上述多个第一焊盘分别连接，上述多个第二衬底焊盘与上述多个第二焊盘分别连接。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：儿玉亲亮，伊东干彦，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP
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