一种内存及存储装置。所述内存包括多个字符线、一第一、第二及第三位线以及多个存储单元，字符线依序平行排列，第一、第二及第三位线垂直字符线，并依序平行排列，每一存储单元对应一字符线以及一位线。每一对应到第一位线的存储单元所对应的字符线不同于对应到第二位线的存储单元所对应的字符线。由于交错排列内存内的存储单元，故可避免相邻的位线受到噪声干扰（因耦合电容所引起）。再者，也不需额外设置上拉负载。因此，可减少组件成本，亦不会增加内存的功率损耗。
【技术实现步骤摘要】
本专利技术是有关于一种内存及存储装置，特别是有关于一种存储装置的存储单元的 排列结构。
技术介绍
图1为已知存储单元的排列示意图。如图所示，当字符线WL被致能时，存储单元 Co C3内的晶体管均被导通，因此，位线Bk BL3便可输出相对应的位准。在图1中，当 存储单元(； 仏内的晶体管均被导通时，除了位线Bk是输出高位准以外，其余位线(如 BLq、BL2、BL3)均输出低位准。然而，位线Bk与相邻的位线(如^^及见》之间具有耦合电容。因此，位线Bk 可能会因耦合电容的影响，因而输出不正确的位准(如低位准)。为了解决此问题，已知的 解决方式是将上拉(pull up)负载耦接于位线，但将造成成本的增加。另外，额外加入的上 拉负载将形成多余的电流路径(current path)，因而增加功率损耗。
技术实现思路
本专利技术提供一种存储装置，包括一内存以及一读取电路。读取电路耦接内存，用以 读取内存所储存的数据。内存包括，多个字符线、一第一、第二及第三位线以及多个存储单 元。字符线依序平行排列。第一、第二及第三位线垂直字符线，并依序平行排列。每一存储 单元对应一字符线以及一位线。每一对应到第一位线的存储单元所对应的字符线不同于对 应到第二位线的存储单元所对应的字符线。本专利技术更提供一种内存，包括多个字符线、一第一、第二及第三位线以及多个存储 单元。字符线依序平行排列。第一、第二及第三位线垂直字符线，并依序平行排列。每一存 储单元对应一字符线以及一位线。每一对应到第一位线的存储单元所对应的字符线不同于 对应到第二位线的存储单元所对应的字符线。由于交错排列内存内的存储单元，故可避免相邻的位线受到噪声干扰(因耦合电 容所引起)。再者，也不需额外设置上拉负载。因此，可减少组件成本，亦不会增加内存的功 率损耗。附图说明图1为已知存储单元的排列示意图。 图2为本专利技术的存储装置的示意图。 图3为本专利技术的内存的一可能实施例 附图标号200 存储装置210 内存； 230 读取电路 231 切换单元； 233 感测单元SWQ swn:开关；CMP 比较器；BL。 BLn 位线；^、^。 ^^字符线；Un 晶体管；C0 C3、C00、C02、Cn、C13、C20、C22、C31、C33 存fi者单兀 0具体实施例方式为让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施 例，并配合所附附图，作详细说明如下图2为本专利技术的存储装置的示意图。如图所示，存储装置200包括，内存210以及 读取电路230。内存210具有许多存储单元(未显示在图2)。读取电路230用以读取内存 210内的存储单元所储存的数据。在一可能实施例中，内存210是一只读存储器(Read-only memory ； ROM)。读取电路230包括，切换单元231以及感测单元233。切换单元231耦接于内存 210与感测单元233之间，用以选择地输出内存210内的存储单元所储存的数据予感测单元 233。在本实施例中，切换单元231具有开关SW^-SWn。开关SW。 SWn分别耦接内存210 内的相对应位线。因此，开关SW^-SWnW数量对应内存210的位线(bit line)的数量。当开关SW。 SWn的任一者导通时，便可将所对应的位线的位准传送至感测单元 233。开关SW^-SWn的导通与否可由一控制器(未显示)所控制。由于本领域的技术人员 可利用许多方式实现所述控制器，故不再说明。另外，在同一时间，仅有一开关被导通，其余 开关均不导通。感测单元231判断内存210内的存储单元所储存的数据。在本实施例中，感测单 元231是比较器CMP，用以判断位线的位准。如图所示，比较器CMP的正相输入端接收开关 单元231的输出信号，其反相输入端接收参考信号Vref。比较器CMP比较开关单元231的 输出信号与参考信号Vref，并根据比较结果，得知位线的位准。图3为本专利技术的内存210的一可能实施例。如图所示，内存210包括，字符线(word lindWI^-WLm、位线(bit line) BI^-BLn以及多个存储单元。字符线Wk WLm依序平行 排列。位线BI^-BLn垂直字符线WI^-WL^，并依序平行排列。在本实施例中，字符线WI^、 WLm是往水平方向延伸。每一存储单元对应一字符线以及一位线。举例而言，存储单元对应字符线Wk 以及位线Bk ；存储单元Cn对应字符线Wk以及位线BLlt)在本实施例中，每一对应到第一 位线的存储单元所对应的字符线不同于对应到第二位线的存储单元所对应的字符线，其中 第一及第二位线彼此相邻排列。以位线BLq BL2为例，如图所示，位线BLq BL2依序排列。对应到位线BL。的存 储单元(如CQ(I与C2Q)所对应的字符线(如WLq与WL2)是不同于对应到位线BLi的存储单 元(如Cn与C31)所对应的字符线(如Wk与WL3)，其中位线BL0相邻BL10同样地，对应到位线BL:的存储单元(如Cn与C31)所对应的字符线(如Wk与WL3) 是不同于对应到位线bl2的存储单元(如CQ2与C22)所对应的字符线(如WLq与WL2)，其中 位线BLi相邻BL2。由于相邻的位线的存储单元所对应的字符线不同，故可避免位线所输出的位准受 到耦合电容的影响。举例而言，当字符线Wk被致能，并且字符线Wk被禁能时，由于位线Bk及BL3并未输出位准，故位线BLq及BL2所输出的位准便不会受到相邻的位线(如Bk及 BL3)所影响。同样地，当字符线Wk被禁能，并且字符线Wk被致能时，由于位线Bk及BL2并未 输出位准，故位线所输出的位准便不会受相邻的位线(如^^及见》所影响。因此，通过交错排列的存储单元，便可避免位线具有抗噪声(因耦合电容所引起) 的功能。再者，由于不需额外设置上拉负载，故可避免增加内存210的功率损耗，进而使内 存210具有省电的功能。在其它实施例中，可利用一列控制器(未显示)致能或禁能字符线W、 WLm。在 同一时间，仅有单一字符线被致能，其余字符线均为禁能状态。由于本领域的技术人员可利 用许多方式实现列控制器，故不再说明。在本实施例中，对应到某一位线的存储单元所对应的字符线可能相同于对应到另 一位线的存储单元所对应的字符线，其中这两位线并不相邻。以图3所示的位线Bk BL3 为例。如图所示，位线BI^-Bh依序排列。位线Bk并未相邻位线BL2。同样地，位线Bk 亦未相邻位线BL3。对应到位线BLq的存储单元(如CQQ与C2Q)所对应的字符线(如WLq与WL2)是相 同于对应到位线BL2的存储单元(如Q与c22)所对应的字符线(如Wk与WL2)。同样地， 对应到位线BLi的存储单元(如Cn与C31)所对应的字符线(如WLi与WL3)是相同于对应 到位线BL3的存储单元(如C13与C33)所对应的字符线(如Wk与WL2)。在本实施例中，内存210的多个存储单元均是由晶体管所构成。以存储单元为 例，其是由晶体管1 所构成。晶体管具有一控制端、一第一电极以及一第二电极。晶体 管!》的控制端耦接相对应的字符线(如WLJ，其第一电极接收一低位准(如接地位准Vss)。由于晶体管L的第二电极电连接位线BLy因此，存储单元是储存数据“0”。同 样本文档来自技高网...
【技术保护点】
一种存储装置，其特征在于，所述装置包括：一内存，包括：多个字符线，依序平行排列；一第一、第二及第三位线，垂直所述这些字符线，并依序平行排列；多个存储单元，每一存储单元对应一字符线以及一位线，其中每一对应到所述第一位线的存储单元所对应的字符线不同于对应到所述第二位线的存储单元所对应的字符线；以及一读取电路，耦接所述内存，用以读取所述内存所储存的数据。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈瑞隆，
申请(专利权)人：世界先进积体电路股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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