一种掺杂图案的制作方法技术

本发明专利技术公开了一种掺杂图案的制作方法。该方法包含有：提供一基底，该基底内形成有多个浅沟隔离，且这些浅沟隔离定义并电性隔离多个具有相同电性的有源区域；在该基底上形成一图案化光阻，且该图案化光阻包含多个暴露区，暴露出这些有源区域与相邻有源区域间的这些浅沟隔离；以及进行一离子注入工艺，透过该图案化光阻在该有源区域内形成多个掺杂图案。

【技术实现步骤摘要】

本专利技术涉及，尤指一种半导体装置的掺杂图案的制作方法。
技术介绍
随着集成电路的高积集化与半导体装置的微小化，半导体装置的线宽与用来提供各装置间电性隔离的浅沟隔离(shallow trench isolation，以下简称为STI)宽度也越来越小，而上述元件线宽的缩小持续挑战着半导体工艺如光刻(photolithography)等工艺的能力。由于集成电路是多层结构，而每一层均需通过光刻工艺定义图案，因此光刻工艺可说是半导体工艺中关键性技术之一。然而，光刻工艺的二大元素为光掩模与光阻，在面对各元件的线宽逐渐缩小的趋势中，不仅必需面对光掩模对准的问题，同时亦需面对光阻材料本身可能影响工艺良率的问题。举例来说，光阻材料常因其与前层材料粘着性不佳的关系，而可能在形成后或后续工艺中发生倒塌的问题，继而影响后续离子注入工艺的结果、 降低工艺良率与工艺容忍度(process window)。同样的问题不但发生于用以调整Vtn、Vtp 的离子注入工艺中，也发生在形成NM0S、PMOS的LDD离子注入工艺与源极/漏极离子注入工艺中。因此，目前仍需要一种可避免因光阻影响工艺良率与容忍度的制作方法。专本文档来自技高网...

【技术保护点】
１．一种掺杂图案的制作方法，包含有：提供一基底，该基底内形成有多个浅沟隔离，且这些浅沟隔离定义并电性隔离多个具有相同电性的有源区域；在该基底上形成一图案化光阻，且该图案化光阻包含多个暴露区，暴露出这些有源区域与相邻有源区域间的这些浅沟隔离；以及进行一离子注入工艺，透过该图案化光阻在该有源区域内形成多个掺杂图案。

【技术特征摘要】
1.一种掺杂图案的制作方法，包含有提供一基底，该基底内形成有多个浅沟隔离，且这些浅沟隔离定义并电性隔离多个具有相同电性的有源区域；在该基底上形成一图案化光阻，且该图案化光阻包含多个暴露区，暴露出这些有源区域与相邻有源区域间的这些浅沟隔离；以及进行一离子注入工艺，透过该图案化光阻在该有源区域内形成多个掺杂图案。2.如权利要求1所述的制作方法，其中形成这些浅沟隔离的步骤还包含 提供一浅沟隔离定义图案，在该基底上定义多个浅沟隔离区域；以及在这些浅沟隔离区域内分别形成该浅沟隔离。3.如权利要求2所述的制作方法，其中形成该图案化光阻的步骤还包含提供一预定掺杂图案，该预定掺杂图案包含多个第一掺杂阻挡区与多个第一掺杂暴露区；比对该预定掺杂图案与该浅沟隔离定义图案；当相邻的第一掺杂暴露区中出现该浅沟隔离定义图案时合并这些第一掺杂暴露区，而形成一包含有多个第二掺杂暴露区与多个第二掺杂阻挡区的校正掺杂图案；以及转移该校正掺杂图案至一光阻层上形成该图案化光阻。4.如权利要求3所述的制作方法，其中该校正掺杂图案形成于一离子注入光掩模上。5.如权利要求3所述的制作方法，其中该图案化光阻的这些暴露区分别对应于这些第二掺杂暴露区。6.如权利要求3所述的制作方法，其中该图案化光阻还包含多个阻挡区，分别对应于该校正掺杂图案的这些第二掺杂阻挡区。7.如权利要求1所述的制作方法，其中该离子注入工艺包含N型离子注入工艺或P型离子注入工艺。8.如权利要求1所述的制作方法，其中该掺杂图案包含一有源区域掺杂图案。9.一种掺杂图案的制作方法，包含有提供一基底，该基底内形成有多个浅沟隔离，且这些浅沟隔离定义并电性隔离多个具有相同电性的有源区域；利用一导电层定义图案于这些有源区域内形成多个第一导电层图案与在部分浅沟隔离上形成多个第二导电层图案；在该基底上形成一图案化光阻，该图案化光阻包含多个暴露区，暴露出这些有源区域、 这些有源区域内的这些第一导电层图案、与部分相邻有源区域间的这些浅沟隔离；以及进行一离子注入工艺，透过该图案化光阻于该有源区域内形成多个掺杂图案。10.如权利要求9所述的制作方法，其中形成这些浅沟隔离的步骤还包含 提供一浅沟隔离定义图案，在该基底上定义多个浅沟隔离区域；以及在这...

【专利技术属性】
技术研发人员：曾焕廷，黄俊宪，黄宏钦，李振伟，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71