图案化方法技术

一种图案化方法，包括：在基材上形成一硬光掩膜层；在硬光掩膜层上形成一定向自组装(directed self-assembly；DSA)材料层；在定向自组装材料层上形成一纳米压印层；以具有一压印形成表面的一模板压印纳米压印层，以于纳米压印层上形成一压印区域及一非压印区域；于非压印区域上形成一改质层；提供一能量，使定向自组装材料层中的高分子材料产生自组聚合排列，以形成多个改质区域；移除改质层、纳米压印层、并选择性移除定向自组装材料层中部分的改质区域，以形成一第一图案；以及将第一图案转移至硬光掩膜层，以形成一图案化的硬光掩膜层。以此，不需要依赖光刻技术即可达到图形定义与微缩目的的新的图案化方法。

Patterning method

Including a patterning method, forming a hard light mask layer on a substrate; to self assemble in the hard light masking layer (directed self-assembly; DSA) in the material layer; directed self-assembly material layer to form a layer of nano imprint; with an imprint of a surface embossing nanoimprint layer, to form a regional and non regional imprint imprint on the nano imprint layer; forming a modified layer in non imprinting area; to provide energy, the directional self assembling materials of polymer material layer in the self polymerization group arranged to form a plurality of modified areas; remove the modified layer, nano imprint layer and the selective removal of directed self-assembly modified region material layer, to form a first pattern; and the first pattern transfer to the hard mask layer of light, hard light to form a patterned mask layer. In this way, a new patterning method can be achieved without relying on the photolithography technology.

【技术实现步骤摘要】

本专利技术有关于图案化方法，且特别是有关于一种使半导体基材图案化的方法。
技术介绍
半导体集成电路工业已历经快速发展的阶段。集成电路材料以及设计在技术上的进步使得每一代生产的集成电路变得比先前生产的集成电路更小且其电路也变得更复杂。在集成电路发展的进程中，功能性密度(例如：每一个芯片区域中内连接装置的数目)已经普遍增加，而几何尺寸(例如：工艺中所能创造出最小的元件或线路)则是普遍下降。这种微缩化的过程通常可通过增加生产效率以及降低相关支出提供许多利益，但此种微缩化也增加了集成电路加工和制造上的复杂度，为了实现这样的进展，集成电路加工和制造上也需要有相同的进步。举例来说，光刻工艺是整个半导体制作流程中很重要的一个关键程序，而光刻工艺中很重要的一个关键问题就是缩小关键尺寸(Critical Dimension；CD)。然而，在现有光刻技术持续发展下，随着元件的关键尺寸(Critical Dimension；CD)日渐缩小，对光刻技术的解析度(resolution)要求也越来越高。就微缩图案而言，虽然目前已有很多不同的方式可使用，例如，传统半导体工艺使用的黄光光刻技术，或是非光学光刻技术像是电子束直写技术(E-beam direct write)、X-ray光刻技术、聚焦离子束光刻技术等，然而，当尺寸需求越小，设备成本也越高，产量上也有所限制。其他方法如双重图案化(double patterning；DP)、多重图案化(multiple patterning)、光刻刻蚀光刻蚀刻(Litho Etching Litho Etching；LELE)、浸润式光刻(immersion)、自对准双重图案化(self alignment double patterning；SADP)、纳米压印(nanoimprint lithography；NIL)技术、定向自我组装(directed self-assembly；DSA)技术等方式，然而，这些方法仍各自有需要克服的缺点，像是多重曝光、工艺周期时间、以及机台成本、制作技术等等问题，使得更小的图形制作面临挑战。因此，目前亟需要一种图案化方法，能够用相对简洁的工艺达到微缩图案的目的，并可大量复制制作出所需的精细图样。
技术实现思路
本专利技术目的在于提供一种图案化方法，能够用相对简洁的工艺达到微缩图案的目的，并可大量复制制作出所需的精细图样。在一些实施例中，本专利技术提供一种图案化方法，包括：在基材上形成一硬光掩膜层；在硬光掩膜层上形成一定向自组装(directed self-assembly；DSA)材料层；在定向自组装材料层上形成一纳米压印层；以具有一压印形成表面的一模板压印纳米压印层，以于纳米压印层上形成一压印区域及一非压印区域；于非压印区域上形成一改质层；提供一能量，使定向自组装材料层中的高分子材料产生自组聚合排列，以形成多个改质区域；以及移除改质层、纳米压印层、并选择性移除定向自组装材料层中部分的改质区域，以形成一第一图案；以及将第一图案转移至硬光掩膜层，以形成一图案化的硬光掩膜层。本专利技术的有益技术效果在于：通过本专利技术提供的图案化方法，其利用纳米压印(NIL)技术辅以改质层与定向自我组装(DSA)材料的高分子相互作用的原理，提供一种减少工艺步骤，不需要依赖光刻技术即可达到图形定义与微缩目的的新的图案化方法。附图说明为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下：图1为根据本专利技术一实施例显示一图案化方法的流程图；以及图2A～图2I为根据本专利技术的一实施例显示一图案化方法的各工艺流程剖面图。附图标号100～方法；102-116～步骤；200～基材；202～硬光掩膜层；202’～图案化的硬光掩膜层；204～定向自组装材料层；204’、204”～改质区域；204a～接触表面；206～纳米压印层；208～模板；208a～压印形成表面；210～压印区域；212～非压印区域；214～改质层；216～第一图案；300～能量。具体实施方式传统定向自我组装(directed self-assembly；DSA)技术，其图形定义取决于导引图案(guide pattern)，以引导后续的自我组装程序，来形成所需图样。一般而言，导引图案(guide pattern)的形成是使用光刻技术，且越小的图形尺寸就需要用到更高阶的曝光机台，相对的需提高设备成本。而纳米压印(nanoimprint lithography；NIL)技术是一种相对简洁地的图形定义方式，在转印过程中只要先制作好特定图案的模板，即可具有量产的优势。然而，纳米压印(NIL)技术在制作更小的图案时，仍面临工艺周期时间、脱模技术、模具寿命等问题。本专利技术提供一种图案化方法，其利用纳米压印(NIL)技术以简洁方式初步定义图案，并辅以改质层与定向自我组装(DSA)材料的高分子相互作用的原理，提供一种减少工艺步骤，不需要依赖光刻技术即可达到图形定义与微缩图案的目的。图1为根据本专利技术一实施例显示一图案化方法100的流程图。此方法包括步骤102，
请参照图2A，在基材200上形成一硬光掩膜层202。在一实施例中，基材200可包括半导体材料、绝缘体材料、导体材料、或前述组合所组成的一层或多层结构。例如，基材200可由择自于Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs、和InP所组成的族群中的至少一种半导体材料形成。在另一实施例中，基材200也可包括一绝缘层上硅(silicon on insulator；SOI)。在另一实施例中，基材200也可由多层材料组成，例如：Si/SiGe、Si/SiC。在另一实施例中，基材200可包括绝缘体材料，例如：有机绝缘体、无机绝缘体、或前述组合形成的一层或多层结构。在另一实施例中，基材200也可包括导体材料，例如：多晶硅、金属、合金、或前述组合形成的一层或多层结构。硬光掩膜层202可包括任何合适的材料像是硅硬光掩膜、氮化层，例如：氧化硅、氮化硅、氮氧化硅、金属氮化物、多晶硅材料、或前述的组合。硬光掩膜层202的形成方法可包括旋转涂布法(spin coating)、浸入涂布法(immersion coating)、滚压涂布法、物理汽相沉积法(PVD)、化学汽相沉积法(CVD)、或其他合适的涂布法，但不限于此。接着，进行至步骤104，请参照图2B，在硬光掩膜层202上形成一定向自组装(directed self-assembly；DSA)材料层204。定向自组装材料层204的材料可包括嵌段共聚物、聚甲基丙烯酸甲酯(polymethylmethacrylate；PMMA)、聚苯乙烯(Polystyrene；PS)、聚丁二烯(Polybutadiene)、聚羟基苯乙烯(Polyhydroxystyrene)、聚二甲基硅氧烷(Polydimethylsiloxane；PDMS)、或前述的组合。在一实施例中，嵌段共聚物可包括像是：聚甲基丙烯酸甲酯(polymethylmethacrylate；PMMA)、聚苯乙烯(Polystyrene；PS)、聚丁二烯(Polybutadiene)、聚羟基苯乙烯(Polyhydroxystyre本文档来自技高网...

【技术保护点】
一种图案化方法，其特征在于，所述方法包括：在基材上形成一硬光掩膜层；在所述硬光掩膜层上形成一定向自组装材料层；在所述定向自组装材料层上形成一纳米压印层；以具有一压印形成表面的一模板压印所述纳米压印层，以于所述纳米压印层上形成一压印区域及一非压印区域；于所述非压印区域上形成一改质层；提供一能量，使所述定向自组装材料层中的高分子材料产生自组聚合排列，以形成多个改质区域；移除所述改质层、所述纳米压印层、并选择性移除所述定向自组装材料层中部分的所述改质区域，以形成一第一图案；以及将所述第一图案转移至所述硬光掩膜层，以形成一图案化的硬光掩膜层。

【技术特征摘要】
1.一种图案化方法，其特征在于，所述方法包括：在基材上形成一硬光掩膜层；在所述硬光掩膜层上形成一定向自组装材料层；在所述定向自组装材料层上形成一纳米压印层；以具有一压印形成表面的一模板压印所述纳米压印层，以于所述纳米压印层上形成一压印区域及一非压印区域；于所述非压印区域上形成一改质层；提供一能量，使所述定向自组装材料层中的高分子材料产生自组聚合排列，以形成多个改质区域；移除所述改质层、所述纳米压印层、并选择性移除所述定向自组装材料层中部分的所述改质区域，以形成一第一图案；以及将所述第一图案转移至所述硬光掩膜层，以形成一图案化的硬光掩膜层。2.根据权利要求1所述的图案化方法，其特征在于，所述非压印区域暴露出所述定向自组装材料层的部分上表面。3.根据权利要求1所述的图案化方法，其特征在于，所述定向自组装材料层的材料包括：嵌段共聚物、聚甲基丙烯酸甲酯、聚苯乙烯、聚丁二烯、聚羟基苯乙烯、聚二甲基硅氧烷、或前述的组合。4.根据权利要求1所述的图案化方法，其特征在于，所述模板的所述压印形成表面为具有一纳米尺寸的一压印图案，其中所述纳米尺寸介于1000～10nm。5.根据权利要求4所述的图案化方法，其特征在于，所述压印图案包括：孔洞、圆柱、线、片、或前述的组合。6.根据权利要求1所述的图案化方法，其特征在于，所述改质层的材料包括：含有一亲水性官能基或一疏水性官能基的材料，其中所述亲...

【专利技术属性】
技术研发人员：许宗正，刘丞祥，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71