一种具有扩展型沟槽的ＤＲＡＭ结构及其制作方法技术

本发明专利技术公开了一种具有扩展型沟槽的ＤＲＡＭ结构及其制作方法，该结构包括ＮＭＯＳ晶体管和与其源极相连的沟槽电容器，该沟槽电容器包括半导体衬底、交替排列的Ｎ型ＳｉＧｅ层和Ｎ型Ｓｉ层、沟槽、电介质层和多晶硅层，沟槽位于交替排列的Ｎ型ＳｉＧｅ层和Ｎ型Ｓｉ层内，深入至半导体衬底，其侧壁剖面为梳齿形，交替排列的Ｎ型ＳｉＧｅ层和Ｎ型Ｓｉ层作为沟槽电容器的下极板，电介质层位于沟槽内壁表面，多晶硅层填充于沟槽内作为沟槽电容器的上极板；在交替排列的Ｎ型ＳｉＧｅ层和Ｎ型Ｓｉ层之上还制备有Ｐ型Ｓｉ层，所述ＮＭＯＳ晶体管制作于该Ｐ型Ｓｉ层上。本发明专利技术方法用掺杂和外延技术交替生长Ｎ型ＳｉＧｅ层和Ｎ型Ｓｉ层并用选择性刻蚀制作出梳齿形的侧壁，改进了ＤＲＡＭ中深槽式电容器的结构，简化了制作工艺。

【技术实现步骤摘要】

本专利技术涉及一种动态随机存取存储器(DRAM，Dynamic Random Access Memory)的 单元结构及其制作工艺，尤其涉及一种具有扩展型沟槽的DRAM单元结构及其制作工艺，属 于半导体制造

技术介绍
目前，业界普遍采用ITlC(一个晶体管搭配一个电容器)的结构作为一个DRAM单 元。这种ITlC元件组合使DRAM的存储位元成为了密度最高、单位制造成本最低的电子元 件，在计算机存取器件中具有不可替代的地位。随着半导体技术的飞速发展，DRAM元件正 快速地向高密度、高容量的方向发展。如何能在单位元件面积不断减小的同时，设计出电容 相当的电容器是DRAM技术中最重要的挑战之一。图1是一种具有深槽式电容器的DRAM单元基本结构，它采用了三维设计，以刻蚀 的方式在硅晶圆表面下方挖掘深槽形成电容器，从而在有限的单元平面面积内利用纵向结 构增加电容器面积，这种深槽式电容器设计是目前高密度DRAM技术的主流之一。这种深槽 式电容器以重掺杂的衬底为下极板，电容介质制作在深槽侧壁上，深槽内填充多晶硅并重 掺杂作为上极板，然后通过连接带(strap)与晶体管的源极接通。为了进一步增加DRAM单 元的阵列密度，业界采用有多种多晶硅连接带(Poly strap)工艺，256Mb以上的DRAM技术 一般采用BEST(BuriEd Strap Trench)制备连接带，其单元结构如图2所示。其方法是将第 一层多晶硅(Poly I)刻蚀至晶体管势阱之下，再沉积SiO2，将其刻蚀成侧壁形成项圈氧化 层(Collar Oxide)，之后填入第二层多晶硅(Poly II)。然后再在第二层多晶硅上回填掺 杂的多晶硅，再以回蚀方法形成自对准连接，称为埋藏式连接带(BS，bUried strap) 0经过 热处理过程将杂质扩散至底材接通晶体管的源极。为了有效降低晶体管阻抗，在深沟壁上 BS区域会先注入离子以降低电阻(BS implant)。其中，项圈氧化层将电容器推至晶圆表面 下方，可有效避免水平方向电容器与晶体管之间的干扰。为了更进一步防止电容器上极板 与其上方被动字线垂直方向的短路设置了浅沟槽隔离(STI，Shallow Trench Isolation) 0 由于该工艺采用了埋藏式连接带，即连接带被推至硅晶圆表面下方的深沟壁上，如此完成 的深槽电容器可放置于被动字线的下方，缩小了两条字线间的距离，有效的增加了 DRAM阵 列的密度。在文献《动态随机存取记忆体深槽电容器制造方法》(衣冠君，电子工业专用设 备，总第112期，2004，56-63)中对这种深槽电容器有详细的记载。然而这种DRAM中的深槽电容器在工艺上却仍然面对着许多困难(1)为了达到电 容量的要求，刻槽深度要求很深，即存在高深宽比的刻蚀要求，且会出现刻蚀速率递减效应 (lag effect)，因此对刻蚀工艺的要求很高；(2)电容器的下极板采用埋藏基板(BP，Buried Plate)工艺，该工艺复杂且难度较高；(3)为了达到电容量的要求，介质层要求很薄，从而 具有漏电增大的风险，影响良率。鉴于此，本专利技术将提出另一种DRAM结构中的沟槽式电容器结构，简化其制备工 艺，克服上述工艺难点。
技术实现思路
本专利技术要解决的技术问题在于提供一种具有扩展型沟槽的DRAM结构及其制作方法。为了解决上述技术问题，本专利技术采用如下技术方案一种具有扩展型沟槽的DRAM结构，包括NMOS晶体管和与其源极相连的沟槽电容 器，其中所述沟槽电容器包括半导体衬底；交替排列的N型SiGe层和N型Si层，位于所述半导体衬底之上；沟槽，位于交替排列的N型SiGe层和N型Si层内，深入至半导体衬底，其侧壁剖 面为梳齿形，其中，交替排列的N型SiGe层和N型Si层作为所述沟槽电容器的下极板；电介质层，位于所述沟槽内壁表面；第一多晶硅层，填充于所述沟槽内作为所述沟槽电容器的上极板；在所述沟槽电容器的交替排列的N型SiGe层和N型Si层之上还制备有P型Si 层，所述NMOS晶体管制作于该P型Si层上。其中，沟槽的侧壁向每层N型SiGe层凹陷，而每层N型Si层相对于N型SiGe层 凸出。所述N型SiGe层和N型Si层的厚度均大于30nm ；所述P型Si层厚度在IOOnm以 上。作为本专利技术的优选方案，在所述沟槽电容器上的P型Si层内还制作有第二多晶硅 层，所述第二多晶硅层与第一多晶硅层连通；在所述第二多晶硅层的侧壁制作有项圈氧化 层；在所述第二多晶硅层的一侧顶部制作有埋藏式连接带；所述埋藏式连接带通过一个离 子注入区与所述NMOS晶体管的源极相连；在所述第二多晶硅层的另一侧顶部制作有浅沟 槽隔离结构。一种具有扩展型沟槽的DRAM结构的制备方法，包括以下步骤步骤一、在半导体衬底上利用掺杂和外延技术交替制备N型SiGe层和N型Si层， 然后再制备一层P型Si层；步骤二、在P型Si层上制备一层氧化保护层，再在该氧化保护层上制备一层氮化 保护层；步骤三、利用光刻和刻蚀工艺定义出沟槽的刻蚀窗口，然后进行沟槽刻蚀，一直刻 蚀至半导体衬底；步骤四、利用选择性刻蚀技术去除沟槽侧壁的部分N型SiGe层，从而使侧壁剖面 为梳齿形；步骤五、在该沟槽内壁制备电介质层；步骤六、在沟槽内填充多晶硅材料以形成第一多晶硅层，并利用化学机械研磨去 除表面多余的多晶硅材料；步骤七、在P型Si层上制作NMOS晶体管，使其源极与第一多晶硅层电连接。其中，制作NMOS晶体管的MOS工艺以及使NMOS晶体管源极与第一多晶硅层电连 接的连接带strap工艺可采用任何工业界的带有深槽式电容器的DRAM单元制备工艺。作 为本专利技术的优选方案，可采用BEST(BuriEd Strap Trench)工艺先刻蚀第一多晶硅层将其位于P型Si层内的部分去除；再沉积SiO2并将其刻蚀成侧壁形成项圈氧化层，之后填入第 二多晶硅层使之与下方的第一多晶硅层连通；然后在第二多晶硅层上制作埋藏式连接带， 并使其接通NMOS晶体管的源极。为了有效降低晶体管阻抗，在埋藏式连接带与NMOS晶体 管的源极之间制作离子注入区。具体地，步骤三中，先制备一层硬掩膜，再利用光刻工艺在光刻胶上定义出沟槽的 刻蚀窗口，进行刻蚀将所定义的沟槽的刻蚀窗口转移至硬掩膜上，去除光刻胶，然后进行沟 槽刻蚀，一直刻蚀至半导体衬底，最后去除硬掩膜。步骤四中，选择性刻蚀进入N型SiGe层 的深度小于对应NMOS晶体管沟道的长度。本专利技术的有益效果在于(1)刻槽深度比传统的深槽式电容器来得浅，从而克服了传统的深槽蚀刻高深宽 比要求和蚀刻率递减效应(lag effect)的工艺难点；(2)直接用外延形成的SiGe/Si叠层作为电容器下极板，工艺简单，从而简化了传 统的深槽式电容器下极板的工艺制备；(3)较传统的深槽式电容器具有更大的电容极板面积，从而使用较厚的介质层也 能达到电容量的要求，克服了传统的深槽式电容器低漏电薄介质层的工艺难点。附图说明图1为
技术介绍
中的具有深槽式电容器的DRAM单元基本结构示意图。图2为
技术介绍
中采用BEST工艺制作的具有深槽式电容器的DRAM单元结构示意 图。图3-8为实施例一中制备具有扩展型沟槽的DRAM结构的工艺流程示意图；其中， 图8为实施例一中的具有扩展型沟槽的DRA本文档来自技高网...

【技术保护点】
一种具有扩展型沟槽的ＤＲＡＭ结构，包括ＮＭＯＳ晶体管和与其源极相连的沟槽电容器，其特征在于，所述沟槽电容器包括：半导体衬底；交替排列的Ｎ型ＳｉＧｅ层和Ｎ型Ｓｉ层，位于所述半导体衬底之上；沟槽，位于交替排列的Ｎ型ＳｉＧｅ层和Ｎ型Ｓｉ层内，深入至半导体衬底，其侧壁剖面为梳齿形，其中，交替排列的Ｎ型ＳｉＧｅ层和Ｎ型Ｓｉ层作为所述沟槽电容器的下极板；电介质层，位于所述沟槽内壁表面；第一多晶硅层，填充于所述沟槽内作为所述沟槽电容器的上极板；在所述沟槽电容器的交替排列的Ｎ型ＳｉＧｅ层和Ｎ型Ｓｉ层之上还制备有Ｐ型Ｓｉ层，所述ＮＭＯＳ晶体管制作于该Ｐ型Ｓｉ层上。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄晓橹，陈静，张苗，王曦，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：31[中国|上海]