本发明专利技术提供了半导体装置及其制造方法。半导体装置包括化合物半导体基板、ｎ－沟道场效晶体管区域以及ｐ－沟道场效晶体管区域。ｎ－沟道场效晶体管区域形成在化合物半导体基板上并且包括：第一沟道层；ｎ型第一势垒层，与第一沟道层形成异质结并且供应ｎ型电荷到第一沟道层；及ｐ型栅极区域，具有相对于ｎ型第一势垒层的ｐｎ结型势垒。ｐ－沟道场效晶体管区域形成在化合物半导体基板上并且包括：ｐ型第二沟道层；以及ｎ型栅极区域，具有相对于ｐ型第二沟道层的ｐｎ结型势垒。
【技术实现步骤摘要】
本专利技术涉及化合物半导体场效晶体管，并具体地涉及包括形成在同一化合物半导 体基板上的η型高电子迁移率晶体管和ρ型场效晶体管的半导体装置。
技术介绍
具有材料例如为GaAs的化合物半导体层的场效晶体管具有高电子迁移率以及所 希望的频率特性，因此已经以η-沟道的形式广泛应用于诸如移动电话中的高频区域应用。 目前用于高频带的η-沟道FET (场效晶体管)是高电子迁移率晶体管(HEMT)。已经知道的 是，其变形赝高电子迁移率晶体管(ΡΗΕΜΤ;赝ΗΕΜΤ)在外延生长中能够容许一定程度的晶 格失配，因此实现了较高的电子迁移率。也已经知道了在栅极部分形成PN结的JPHEMT (结 型赝ΗΕΜΤ)(例如，见JP-A-11-150264)。在JPHEMT中，大的正电压施加给栅极以减小形成 在沟道层中的载流子耗尽区，由此减少沟道层的寄生电阻成分。随着向高性能η-沟道FET的发展，需要提高集成度，这就需要发展采用化合物半 导体的互补元件。离子注入是在化合物半导体上同时形成η-沟道FET和ρ-沟道FET的常 规技术。在该技术中，η-沟道形成区域和ρ-沟道形成区域通过将ρ型掺杂剂和η-型掺杂 剂选择性注入到同一基板中而形成。然而，离子注入技术需要在离子注入后进行至少800°C 的高温退火，以激活注入的掺杂剂。JP-A-61-67275描述了在化合物半导体上同时形成n_沟道FET和ρ-沟道FET的方 法。根据该公开，采用二维电子气作为载流子的η-沟道型异质结场效晶体管和采用二维空 穴气作为载流子的P-沟道型异质结场效晶体管形成在GaAs的化合物半导体基板上。η-沟 道型异质结场效晶体管包括非掺杂GaAs层、非掺杂的AlGaAs层、η型杂质掺杂的AlGaAs层 和η型杂质掺杂的GaAs层。每一层都采用外延生长法来层叠。η型杂质掺杂的AlGaAs层 具有铝或钛/钼/金的栅极电极。η型杂质掺杂的GaAs层具有金-锗/金的源极电极和漏 极电极。P-沟道型异质结场效晶体管包括非掺杂的GaAs层、非掺杂的AlGaAs层、ρ型杂质 掺杂的AlGaAs层和ρ型杂质掺杂的GaAs层，均采用外延生长法层叠在层叠结构上。ρ型杂 质掺杂的AlGaAs层具有Al或钛/钼/金的栅极电极。金/锌/金的源极电极和漏极电极 形成在P型杂质掺杂的GaAs层上。
技术实现思路
对HEMT应用离子注入技术需要在杂质掺杂后进行至少800°C的热处理。然而，因 为异质结在约600°C的温度下采用外延生长法形成，所以800°C或更高的退火温度导致化 合物组成元素或杂质元素的互扩散发生在异质结界面处，使得难以实现所希望的异质结。JP-A-61-67275中描述的场效晶体管的栅极为肖特基势垒型。因此，难以控制阈值 电压，或者难以以增强模式操作P-沟道场效晶体管。这出现了在同一基板上形成η-沟道 场效晶体管和P-沟道场效晶体管时实现泄漏电流减小的互补晶体管的问题。本专利技术针对于前述的和其它的有关传统方法和装置的问题。根据本专利技术的实施例，所提供的半导体装置包括化合物半导体基板；η-沟道场 效晶体管区域；以及P-沟道场效晶体管区域。η-沟道场效晶体管区域形成在化合物半导 体基板上并且包括第一沟道层；η型第一势垒层，与第一沟道层形成异质结并且供应η型 电荷到第一沟道层；及P型栅极区域，具有相对于η型第一势垒层的ρη结型势垒。ρ-沟道 场效晶体管区域形成在化合物半导体基板上并且包括Ρ型第二沟道层；和η型栅极区域， 具有相对于P型第二沟道层的Pn结型势垒。根据本专利技术实施例的半导体装置可以构造为，ρ-沟道场效晶体管区域是包括在化 合物半导体基板上依次层叠的第一沟道层、η型第一势垒层和第二沟道层的区域。根据本专利技术实施例的半导体装置可以构造为，Π-沟道场效晶体管区域是这样的区 域，其包括在化合物半导体基板上依次层叠的P型第二沟道层、与η型栅极区域同时形成的 η型栅极层、第一沟道层、以及η型第一势垒层。根据本专利技术实施例的半导体装置可以构造为还包括η型栅极区域和ρ型第二沟道 层之间的栅极泄露防止层。根据本专利技术实施例的半导体装置可以构造为，ρ型第二沟道层包括形成为Zn扩散 层的P型源极区域和漏极区域，P型源极和漏极区域形通过其间的η型栅极区域而彼此隔 开。根据本专利技术实施例的半导体装置可以构造为还包括η型第二势垒层，该η型第二 势垒层形成在化合物半导体基板和第一沟道层之间并且供应η型电荷到第一沟道层。根据本专利技术实施例的半导体装置可以构造为，ρ-沟道场效晶体管区域包括背栅电 极。根据本专利技术实施例的半导体装置可以构造为，P-沟道场效晶体管的背栅电极形成 在η型第一势垒层上。根据本专利技术的另一个实施例，所提供的半导体装置的制造方法包括如下步骤通 过在化合物半导体基板上依次外延生长第一缓冲层、第一沟道层、η型第一势垒层、第二缓 冲层、P型第二沟道层和η型栅极层而形成多层膜；选择性去除η型栅极层，以形成ρ-沟道 场效晶体管的η型栅极区域；选择性去除P型第二沟道层，以设置P-沟道场效晶体管区域 和η-沟道场效晶体管区域，在该P-沟道场效晶体管区域中ρ型第二沟道层和η型栅极区 域保留，在该η-沟道场效晶体管区域中η型第一势垒层保留；在P-沟道场效晶体管区域和 η-沟道场效晶体管区域的暴露表面上同时形成绝缘膜，并且形成穿过绝缘膜的第一开口部 分；经由第一开口部分扩散Zn杂质，以同时形成ρ-沟道场效晶体管的源极区域和漏极区 域以及η-沟道场效晶体管的栅极区域；形成元件隔离区域，以使P-沟道场效晶体管区域和 η-沟道场效晶体管区域彼此电隔离；以及在P-沟道场效晶体管的源极区域和漏极区域中 以及η-沟道场效晶体管的栅极区域中形成金属电极。根据本专利技术实施例的半导体装置制造方法可以还包括下面的步骤当在η-沟道 场效晶体管的源极区域和漏极区域中形成金属电极时，同时在η型第一势垒层上形成P-沟 道场效晶体管的背栅电极。根据本专利技术的又一个实施例，所提供的半导体装置制造方法包括如下步骤通过 在化合物半导体基板上依次外延生长第一缓冲层、P型第二沟道层、η型栅极层、η型第二势 垒层、第一沟道层和η型第一势垒层而形成多层膜；形成元件隔离区域，以使P-沟道场效晶体管区域和η-沟道场效晶体管区域彼此电隔离；选择性去除ρ-沟道场效晶体管区域的η 型第一势垒层、第一沟道层和η型第二势垒层；选择性去除P-沟道场效晶体管区域的η型 栅极层，以形成P-沟道场效晶体管的η型栅极区域；在P"沟道场效晶体管区域和η-沟道 场效晶体管区域的暴露表面上同时形成绝缘膜，并且形成穿过绝缘膜的开口部分；经由开 口部分扩散Zn杂质，以同时形成ρ-沟道场效晶体管的源极区域和漏极区域以及η-沟道场 效晶体管的栅极区域；以及在P-沟道场效晶体管的源极区域和漏极区域中以及在η-沟道 场效晶体管的栅极区域中形成金属电极。根据本专利技术实施例的半导体装置制造方法可以还包括下面的步骤当在η-沟道 场效晶体管的源极和漏极区域中形成金属电极时，同时在第一缓冲层上形成P-沟道场效 晶体管的背栅电极。在根据本专利技术实施例的半导体装置中，η-沟道高电子迁移率晶体管和P-沟道场 效晶体管形成在同一化合物半导体基板上。η-沟道场效晶体管包括第一沟道层；η型第一 势垒层，与第一沟道层形成异质结并且供应本文档来自技高网...
【技术保护点】
一种半导体装置，包括：化合物半导体基板；ｎ－沟道场效晶体管区域，形成在所述化合物半导体基板上，并且包括：第一沟道层；ｎ型第一势垒层，与所述第一沟道层形成异质结并且供应ｎ型电荷到所述第一沟道层；以及ｐ型栅极区域，具有相对于所述ｎ型第一势垒层的ｐｎ结型势垒；以及ｐ－沟道场效晶体管区域，形成在所述化合物半导体基板上，并且包括：ｐ型第二沟道层；和ｎ型栅极区域，具有相对于所述ｐ型第二沟道层的ｐｎ结型势垒。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：玉利慎一，中村光宏，胁园幸二，西田知矢，指宿勇二，
申请(专利权)人：索尼公司，
类型：发明
国别省市：JP[日本]
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