本发明专利技术提出一种具有隧穿介质层的栅控肖特基结场效应晶体管，包括：衬底；形成在所述衬底之中的沟道区，所述沟道区为第一半导体材料；形成在所述衬底中且与所述沟道区的一端相邻的金属源区；形成在所述金属源区与所述沟道区之间的隧穿介质层，其中，所述金属源区-隧穿介质层-沟道区形成金属-介质-半导体隧穿结，并且该隧穿结具有整流特性；形成在所述衬底中且与所述沟道区的另一端相邻的漏区，其中，所述漏区为第二半导体材料；和形成在所述沟道区之上的栅堆叠。本发明专利技术提出的半导体结构的基本工作原理是由栅极电压的改变来实现肖特基结与隧道结之间的高速切换，因此具有更优的开关特性和高频特性。
Gate controlled Schottky junction field effect transistor with tunneling dielectric layer and method of forming the same
The invention provides a tunneling dielectric layer of gate Schottky junction field effect transistor includes: a substrate; the substrate is formed in the channel region, the channel region of the first semiconductor material is formed on the substrate; in the end and the channel region adjacent to the source region of metal the metal; formed between the source region and the channel region of the tunneling dielectric layer, wherein the metal source region - tunneling dielectric layer channel region formed in metal insulator semiconductor tunneling junction and the tunneling junction has a rectifying characteristic; which is formed on the substrate and from the channel region adjacent to the other end of the drain region, the drain region of second semiconductor materials; and a gate stack is formed over the channel region. The basic working principle of the semiconductor structure proposed by the invention is to realize high speed switching between the Schottky junction and the tunnel junction from the change of the gate voltage, thereby having better switching characteristics and high frequency characteristics.
【技术实现步骤摘要】
本专利技术涉及半导体设计及制造
，特别涉及一种具有隧穿介质层的栅控肖 特基结场效应晶体管及形成方法。
技术介绍
长期以来，为了获得更高的芯片密度、更快的工作速度以及更低的功耗，金属-氧 化物-半导体场效应晶体管(MOSFET)的特征尺寸不断按比例缩小，当前已经进入到了超深 亚微米和纳米尺度的范围。然而，随之而来的一个严重的挑战是出现了短沟道效应，例如亚 阈值电压下跌(Vt roll-off)、漏极引起势垒降低(DIBL)、源漏穿通(punch through)等效 应，使得MOSFET器件的亚阈值斜率变差、关态泄漏电流显著增大等现象，从而导致性能发 生恶化。TFET (Tunneling Field Effect Transistor，隧穿场效应晶体管)是一种基于载 流子的隧道穿透效应的量子力学器件，相对于传统的MOS晶体管而言，它具有较弱的短沟 道效应和更小的泄漏电流。TFET晶体管的结构是基于金属-氧化物-半导体栅控的p-i-n 二极管，如图1所示给出了一个典型的η型沟道TFET。具体地，η型沟道TFET包含一个ρ 型掺杂的源区1000’和一个η型掺杂的漏区2000’，源区1000’和漏区2000’之间被一个沟 道区3000’所隔离开，栅堆叠4000’包含一个位于沟道区上方的栅介质层和一个栅极导电 层。在TFET器件的关闭状态，即没有施加栅压时，源区1000，和漏区2000，之间形成的 结为反向偏置的二极管，而由反向偏置二极管建立的势垒大于通常互补型MOSFET所建立 的势垒，因此，这就导致了即使沟道长度非常短的时候TFET器件的亚阈值泄漏电流和直接 隧穿电流大大降低。当对TFET的栅极施加电压时，在场效应的作用下器件的沟道区3000’ 产生一个电子的通道，一旦沟道中的电子浓度发生简并，那么在源区1000’和沟道区3000’ 之间就会形成一个隧穿结，隧穿产生的隧穿电流通过这个隧穿结。从能带的角度来看，这种 基于栅控P-i-n 二极管结构的隧穿场效应晶体管是通过控制栅极电压来调节源区1000’和 沟道区3000’之间所形成的p-n结的隧道长度。但是，随着TFET器件尺寸不断按比例缩小， 为了获得更大的开态电流和更小的亚阈值区斜率，需要源区1000’和沟道区3000’之间所 形成的P-n结界面处的杂质掺杂浓度梯度更加陡直，如采用异质结等方法，这就大大的增 加了工艺步骤的难度和成本。另一方面，随着MOSFET特征尺寸的不断缩小，源区和漏区的接触面积也随之缩 小，因此，源漏区的寄生接触电阻反而不断增大，最终使器件性能降低。通常来讲，源区和漏 区均为重掺杂的半导体，那么，为了减小接触电阻，可以采用将半导体替换成具有低电阻率 的金属或者金属硅化物等材料，从而在源区和漏区分别形成了一个肖特基势垒。潜在可以 进一步减小肖特基势垒的方法包括采用双层金属、双层金属硅化物、界面工程等技术。不幸 的是，这些技术同样显著地增加了工艺制造的难度，不可避免地导致生产成本的升高。
技术实现思路
本专利技术的目的旨在至少解决上述技术缺陷之一，特别是要解决TFET器件的工艺 复杂，生成成本高的缺陷。为达到上述目的，本专利技术一方面提出一种具有隧穿介质层的栅控肖特基结场效应 晶体管，包括衬底；形成在所述衬底之中的沟道区，所述沟道区为第一半导体材料；形成 在所述衬底中且与所述沟道区的一端相邻的金属源区；形成在所述金属源区与所述沟道区 之间的隧穿介质层，其中，所述金属源区-隧穿介质层-沟道区形成金属-介质-半导体隧 穿结，并且该隧穿结具有整流特性；形成在所述衬底中且与所述沟道区的另一端相邻的漏 区，其中，所述漏区为第二半导体材料；和形成在所述沟道区之上的栅堆叠。在本专利技术的一个实施例中，所述沟道区包括第一导电类型的第一半导体材料，所 述漏区包括第一导电类型的第二半导体材料。在本专利技术的一个实施例中，所述第一半导体材料和所述第二半导体材料相同或不 相同。在本专利技术的一个实施例中，所述第一半导体材料和所述第二半导体材料为Si、Ge、 SiGe, SiC、III-V族半导体材料、碳纳米管或石墨烯的应变或非应变材料。 在本专利技术的一个实施例中，所述第一导电类型为N型或P型。在本专利技术的一个实施例中，所述金属源区包括金属、金属合金、金属化合物、金属 氮化物、金属硅化物或金属锗化物。在本专利技术的一个实施例中，所述隧穿介质层包括高介电常数介质、氮硅化物、氮锗 化物、氧化镧、氧化铪或氧化铝。在本专利技术的一个实施例中，所述隧穿介质层的厚度为0. Inm至10nm。本专利技术实施例另一方面还提出了一种具有隧穿介质层的栅控肖特基结场效应晶 体管的形成方法，包括以下步骤提供衬底；在所述衬底之上形成栅堆叠，并在所述栅堆叠 两侧形成一层或多层侧墙；对所述衬底进行注入以在所述衬底中形成沟道区，以及与所述 沟道区一端相邻的源区和与所述沟道区另一端相邻的漏区；刻蚀所述源区以形成源区凹 槽；在所述源区凹槽之中淀积形成隧穿介质层；和所述隧穿介质层之上及在所述源区凹槽 之中填充金属以形成金属源极，其中，所述金属源区-隧穿介质层-沟道区形成金属-介 质-半导体隧穿结，并且该隧穿结具有整流特性。在本专利技术的实施例中，源区金属-隧穿介质层-沟道区半导体之间形成 metal-insulator-semiconductor隧穿结，在此将这种隧穿结命名为广义的肖特基结，以区 别于通常人们习惯命名由金属和半导体之间接触而形成的肖特基结，该广义的肖特基结同 样具有整流特性，而在本专利技术中该隧穿介质层有助于发生一种称作“隧道穿透效应”的物理 过程，并且，起到可以调节广义的肖特基结势垒高度的作用。调节功函数的高度可以有效地 减小由金属与半导体界面导致的寄生电阻，从而提升器件的性能。在本专利技术的一个实施例中，所述沟道区为第一半导体材料，所述漏区为第二半导 体材料。在本专利技术的一个实施例中，所述沟道区包括第一导电类型的第一半导体材料，所 述漏区包括第一导电类型的第二半导体材料。在本专利技术的一个实施例中，所述第一半导体材料和所述第二半导体材料相同或不5相同。 在本专利技术的一个实施例中，所述第一半导体材料和所述第二半导体材料为Si、Ge、 SiGe, SiC、III-V族半导体材料、碳纳米管或石墨烯的应变或非应变材料。 在本专利技术的一个实施例中，所述第一导电类型为N型或P型。在本专利技术的一个实施例中，所述金属源区包括金属、金属合金、金属化合物、金属 氮化物、金属硅化物或金属锗化物。在本专利技术的一个实施例中，所述隧穿介质层包括高介电常数介质、氮硅化物、氮锗 化物、氧化镧、氧化铪或氧化铝。在本专利技术的一个实施例中，所述隧穿介质层的厚度为0. Inm至10nm。本专利技术再一方面还提出了一种双栅栅控隧穿肖特基结场效应晶体管、多栅栅控隧 穿肖特基结场效应晶体管、鳍式栅控隧穿肖特基结场效应晶体管FIN-FET、包裹式纳米线或 包裹式纳米管栅控隧穿肖特基结场效应晶体管，包括如上所述的具有隧穿介质层的栅控肖 特基结隧穿场效应晶体管。本专利技术再一方面还提出了一种互补型具有隧穿介质层的栅控肖特基结隧穿场效 应晶体管结构，包括N型栅控肖特基结隧穿场效应晶体管；和P型栅控肖特基结隧穿场效 应晶体管，其中，所述N型栅控肖特基结隧穿场效应晶体管和P型栅控肖特基结隧穿本文档来自技高网...
【技术保护点】
１．一种具有隧穿介质层的栅控肖特基结场效应晶体管，其特征在于，包括：衬底；形成在所述衬底之中的沟道区，所述沟道区为第一半导体材料；形成在所述衬底中且与所述沟道区的一端相邻的金属源区；形成在所述金属源区与所述沟道区之间的隧穿介质层，其中，所述金属源区－隧穿介质层－沟道区形成金属－介质－半导体隧穿结，并且该隧穿结具有整流特性；形成在所述衬底中且与所述沟道区的另一端相邻的漏区，其中，所述漏区为第二半导体材料；和形成在所述沟道区之上的栅堆叠。
【技术特征摘要】
【专利技术属性】
技术研发人员：梁仁荣，许军，赵梅，王敬，
申请(专利权)人：清华大学，
类型：发明
国别省市：11
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