监测半导体衬底中硅损伤的方法技术

本发明专利技术公开了一种监测半导体衬底中的硅损伤的方法，在半导体衬底上形成芯片中器件的有源区，同时在芯片之间的切割道上形成有源区；形成器件的栅极，同时在芯片之间的切割道上形成分别与切割道中的有源区交叉的多组栅极，所述多组栅极之间的距离不大于０．５微米；形成器件的栅电极，同时形成切割道上栅极的栅电极；测量所形成的多组栅极之间的漏电流和／或击穿电压，以确定所述半导体衬底中是否存在硅损伤。该方法在形成器件的有源区、栅极和栅电极的同时，在切割道上形成监测用版图，因而可以通过测试切割道上监测用版图的电学参数，确定半导体衬底中是否存在硅损伤，从而在不增加工艺步骤的情况下提高了硅损伤监测的有效性。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，具体涉及一种。
技术介绍
随着半导体制造技术的飞速发展，集成电路制造工艺已经进入深亚微米时代。半 导体器件的尺寸和隔离半导体器件的隔离结构亦随之缩小。在0. 13 μ m以下工艺节点， 半导体器件的有源区(active area)之间的隔离均采用浅沟槽隔离工艺(STI，Shallow Trench Insulate)形成。现有技术中，在半导体衬底中形成浅沟槽隔离结构的方法，首先在半导体衬底表 面形成垫氧化层(pad oxide)和氮化硅层，然后对氮化硅层、垫氧化层和半导体衬底进行图 案化，从而在半导体衬底中形成沟槽，芯片中各个器件的有源区之间用刻蚀的浅沟槽隔离； 然后在沟槽侧壁和底部形成衬层氧化层(liner oxide)，再利用化学气相淀积(CVD)方法 在浅沟槽中填入绝缘介质，例如二氧化硅。填入绝缘介质之后，对半导体晶圆进行化学机械 抛光(CMP)处理，使沟槽表面平坦化，其中氮化硅层作为化学机械抛光处理的停止层。接 着，使用磷酸(H3PO4)去除氮化硅层，然后去除垫氧化层，从而形成浅沟槽隔离结构，以限定 芯片中各器件的有源区。接下来是形成半导体器件栅极的过程。以下参见图IA和图IB对该过程进行详细 描述。图IA-图IB示出形成栅极的工艺过程中半导体晶圆上有源区的剖面图。首先对半 导体晶圆进行酸槽清洗，生长栅氧化层和多晶硅层，接着进行光刻工艺，形成图案化的光刻 胶层，如图IA所示。以图案化的光刻胶层作为掩膜，对栅氧化层和多晶硅层进行图案化，从 而形成半导体器件的栅极，如图IB所示。通常半导体制造的工艺流程中，关键的工艺步骤处理之后，如果半导体晶圆上有 微粒附着或有其它缺陷形成，则可能会影响后续形成的器件的性能。因此，在一些关键的工 艺步骤之后，都会对晶圆进行在线缺陷扫描，以监测晶圆在当次的关键工艺之后是否有微 粒附着或是否有其它缺陷形成。上述形成浅沟槽隔离结构以限定有源区之后，就会对半导 体晶圆进行在线缺陷扫描。通过在线缺陷扫描，除了监测是否有微粒附着，还会监测到之前 的工艺处理对半导体硅衬底造成的硅损伤。当半导体晶圆的有源区不存在硅损伤时，形成栅极过程中有源区的剖面图如图IA 和图IB中所示。但是，当半导体衬底中用于形成有源区的区域中存在硅损伤，并且硅损伤 的位置恰好位于两个栅极之间，硅损伤的尺寸与两个栅极之间的距离基本相当，或者硅损 伤的尺寸大于两个栅极之间的距离时，则形成栅极过程中半导体晶圆的有源区的剖面图如 图2A和2B所示。图2A和2B示出半导体衬底中存在硅损伤时形成栅极的工艺过程中半导体晶圆上 有源区的剖面图。首先对半导体晶圆进行酸槽清洗，并生长栅氧化层和多晶硅层，接着进行 光刻工艺，形成图案化的光刻胶层，如图2A所示。以图案化的光刻胶层作为掩膜，对栅氧化层和多晶硅层进行图案化，从而形成半导体器件的栅极，如图2B所示。从图2A和2B可 以看出，当半导体衬底中存在硅损伤时，图案化栅氧化层和多晶硅层之后，存在硅损伤的位 置会有残留的多晶硅，使得两个相邻的栅极无法绝缘，导致完全所有工艺处理后形成的器 件失效。或者存在硅损伤的位置会有残留的栅氧化层，在完成所有的后续工艺处理形成最 终的芯片之后，两个相邻栅极之下的沟道连通，增大了栅极之间的漏电流，使得击穿电压减 小，严重的会使得半导体器件不能正常工作，甚至使半导体器件失效。现有技术中，在线缺陷扫描仅仅是在多批晶圆中选择某几批晶圆，而在选择的一 批晶圆中再选择其中两片进行监测，并且在所监测的晶圆上抓取部分缺陷所在位置的图 片，对所抓取的图片进行分析，以最终确定这种缺陷的成因。可见，在线缺陷监测方法只能 监测工艺线上的一部分晶圆，对于被监测的晶圆，也只能监测该晶圆上的部分缺陷。对于以 上所述的严重影响器件性能的硅损伤，这种监测方法的有效性远远不够。
技术实现思路
本专利技术提供一种，提高硅损伤监测的有效性。为达到上述目的，本专利技术的技术方案是这样实现的一种监测半导体衬底中的硅损伤的方法，包括在半导体衬底上形成芯片中器件 的有源区，同时在芯片之间的切割道上形成有源区；形成器件的栅极，同时在芯片之间的 切割道上形成分别与切割道中的有源区交叉的多组栅极，所述多组栅极之间的距离不大于 0. 5微米；形成器件的栅电极，同时形成切割道上栅极的栅电极；测量所述切割道上多组栅 极之间的漏电流和/或击穿电压，以确定所述半导体衬底中是否存在硅损伤。优选地，在芯片之间的切割道上形成的有源区可以是多个互相平行的条形有源 区。芯片之间的切割道上形成的有源区也可以是静态随机存取存储器(SRAM)型有源区。在本专利技术的一个实施例中，所述切割道上栅极与有源区交叉的角度大于0度且小 于或等于90度。本专利技术的一个实施例中，在所述切割道中形成与有源区交叉的两组栅极。具体来说，所述两组栅极中的每一组栅极具有与所述切割道上的有源区交叉的条 形栅极，以及将与有源区交叉的条形栅极连接在一起的条形栅极，并且所述两组栅极中与 切割道上的有源区交叉的条形栅极互相啮合，互相啮合的条形栅极之间的距离不大于0. 5 微米。所述互相啮合的条形栅极之间的距离优选为0. 12微米。具体来说，在所测量的漏电流大于预定阈值时，所述半导体衬底中存在硅损伤。或 者在所测量的击穿电压小于预定阈值时，所述半导体衬底中存在硅损伤。与现有技术相比，本专利技术所提供的技术方案，在半导体衬底上形成芯片中器件的 有源区，同时在芯片之间的切割道上形成有源区；形成器件的栅极，同时在芯片之间的切割 道上形成分别与切割道中的有源区交叉的多组栅极，所述多组栅极之间的距离不大于0.5 微米；形成器件的栅电极，同时形成切割道上栅极的栅电极；测量所形成的多组栅极之间 的漏电流和/或击穿电压，以确定所述半导体衬底中是否存在硅损伤。该方法在形成器件 的有源区、栅极和栅电极的同时，在切割道上形成监测用版图，因而可以在利用现有技术的 在线缺陷扫描对关键工艺进行监测之外，通过在完成芯片的所有工艺之后测试切割道上监测用版图的电学参数，确定半导体衬底中是否存在硅损伤，从而在不增加工艺步骤的情况 下提高了硅损伤监测的有效性。附图说明图IA示出形成栅极的工艺过程中半导体晶圆上有源区的剖面图；图IB示出形成栅极的工艺过程中半导体晶圆上有源区的剖面图；图2A示出衬底中存在硅损伤时形成栅极的工艺过程中半导体晶圆上有源区的剖 面图；图2B示出衬底中存在硅损伤时形成栅极的工艺过程中半导体晶圆上有源区的剖 面图；图3示出根据本专利技术的流程图；图4示出根据本专利技术第一实施例的方法中在芯片之间的切割道上形成的监测用 版图；图5示出根据本专利技术第二实施例的方法中在芯片之间的切割道上形成的监测用 版图。具体实施例方式下面结合附图及具体实施例对本专利技术进行详细说明。本专利技术提供的监测半导体衬底中的硅损伤的方法，在半导体衬底上形成芯片中器 件的有源区，同时在芯片之间的切割道上形成有源区；形成器件的栅极，同时在芯片之间的 切割道上形成分别与切割道中的有源区交叉的多组栅极，所述多组栅极之间的距离不大于 0. 5微米；形成器件的栅电极，同时形成切割道上栅极的栅电极；测量所形成的多组栅极之 间的漏电流和/或击穿电压，以确定所述半导体衬底中是否存在硅损伤。该方法在形成器 件的有源区本文档来自技高网...

【技术保护点】
１．一种监测半导体衬底中的硅损伤的方法，包括：在半导体衬底上形成芯片中器件的有源区，同时在芯片之间的切割道上形成有源区；形成器件的栅极，同时在芯片之间的切割道上形成分别与切割道中的有源区交叉的多组栅极，所述多组栅极之间的距离不大于０．５微米；形成器件的栅电极，同时形成切割道上栅极的栅电极；测量所述切割道上多组栅极之间的漏电流和／或击穿电压，以确定所述半导体衬底中是否存在硅损伤。

【技术特征摘要】

【专利技术属性】
技术研发人员：任红茹，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]