当从顶部阵列模块的存储器单元（Ｍ０２）向位线（ＢＬ２）读出数据时，关闭开关元件（Ｓ１、Ｓ１０１），使底部阵列模块的位线（ＢＬ１０２）以电荷的形式蓄积该数据。如果打开顶部阵列侧的开关元件（Ｓ１）、启动读出放大器（６），则从存储器单元（Ｍ０２）读出并被底部阵列模块的位线（ＢＬ１０２）保持的数据，向闪存存储器的外部输出。在如此输出数据的期间，还能够进行顶部阵列模块的位线（ＢＬ２）的电位的预充电，开始接下来的读出动作。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及 EEPROM(electricalIy erasable and programmable read-only memory)或闪存存储器等在不供给电源的期间也能够保持数据的非易失性半导体存储装 置、和利用了该半导体存储装置的电子设备。
技术介绍
对于在半导体基板上集成元件来存储数据的半导体存储装置，大致分为下述两个 种类只在被供给电源的期间能够保持数据的易失性存储器、和在没有电源供給的期间也 能够保持数据的非易失性存储器，并且在各自当中还能够按方式、使用方法来分类。在非易 失性存储器中，目前最为广泛使用的是闪存存储器。闪存存储器能够按照其器件构造、阵列构造进一步分类。作为按器件构造分类的 代表例,有浮置型存储器单元和MNOS (metal-nitride-oxide semiconductor)型存储器单 元。浮置型存储器单元中，在MOS (metal-oxide semiconductor)晶体管的沟道上形成利用 氧化膜等将周围绝缘的浮置栅极(floating gate)，通过向该浮置栅极注入电子或抽出电 子，使存储器单元的阈值(以下简记为Vt)变化，来存储数据。另一方面，MNOS型存储器单 元中，在MOS晶体管的沟道上形成0N0膜(硅氧化膜/硅氮化膜/硅氧化膜这一构造的层 叠膜)，通过向该ON膜界面的阱(trap)中注入电子或空穴，来使Vt变化。由于被捕获的电 荷(电子或空穴)几乎不能移动，所以电荷能够在沟道上局部存在。还存在一种利用该特 点，使1个存储器单元具有多个电荷局部存在部，来存储多位的信息的MNOS型存储器。图15是MNOS型存储器单元的剖面图。在半导体基板上形成有元件分离用的 L0C0S (local oxidation of silicon) 101、0N0 膜 102 和栅极 103，在 L0C0S101 下形成有扩 散层104。栅极103—般由多晶硅形成，在组成阵列时作为字线被使用。而扩散层104是存 储器单元的漏极或源极，在组成阵列时作为嵌入型位线被使用。105是电荷局部存在的部 位。图16是图15的器件的简略记号，赋予的符号相同的构成要素表示同一部分。另一方面，作为按阵列构造分类的代表例，有NAND型和NOR型。NAND型存储器阵 列由于读出电流小，所以不适合高速动作，但由于单元面积小、有利于大容量化，所以主要 在数据存储用途中使用。NOR型存储器阵列的优点与其相反，能够在高速读出动作中灵活运 用，主要作为使处理器动作的编码保存用存储器而被使用。如上述那样具有多种方式的闪存存储器，通过灵活运用即使被切断电源也能够保 持数据、和大容量化容易的特点，在工业上的各个领域中，起到了用途扩大和生产量增大的 效果。但是，闪存存储器中还存在数据改写动作慢、数据改写次数也受限制等缺点。因 此，进行了用于补救这些缺点的各种提案(approach)。作为其中之一，存在使闪存存储器与 暂时存储数据的缓冲器(buffer)组合进行动作的技术。作为缓冲器，主要采用动作快的易 失性存储器，为了补救动作慢和改写次数受限制等而被使用。尤其在前述的NAND型存储器阵列构造中，读出速度慢的情况较多，该技术变得极其重要。下面，对使用缓冲器来补救闪 存存储器的缺点的事例具体进行说明。< 读出缓冲器read buffer)第1事例是使缓冲器暂时保存读出数据，来实现读出速度提高的方法，图17 图 21是用于对该构成进行说明的图。图17是以往的闪存存储器的框图，由存储器单元的阵列模块1、Y开关2(有时也 称为列译码器)、读出放大器(SA)3和缓冲器4构成。其中，实际的闪存存储器中除了图17 所示的模块以外，还存在行译码器、电源电路、控制电路等进行动作所不可欠缺的各种电路 模块，但由于和本专利技术的说明没有关系，所以省略了记述。图18 图21是针对图17的各 模块的内部构成，举出了几个事例的图。图18是表示阵列模块1的内部构造的一例，这里使用了由在前述的1个存储器单 元中存储多位信息的MNOS型存储器单元构成的VGA (virtualground array)。如图18所 示，多个存储器单元MOl M06、M11 M16、M21 M26被配置成阵列状，这些存储器单元的 栅极分别在横方向上与作为公共节点的字线WL0、WL1或WL2连接。例如，存储器单元M01、 M02、……、M06的控制栅极与字线WLO连接。而且，存储器单元的源极或漏极在纵方向与作 为公共节点的位线BLO BL6连接。例如，存储器单元M01、Mll和M21的漏极或源极与位 线BLO或BLl连接。另外，这里由于纸面的原因只记述了阵列的一部分，在实际的阵列中， 纵横方向上一般存在更多的存储器单元、位线和字线。图19是表示Y开关2的内部构造的一例，这里使用了 NMOS (N-channel type M0S) 晶体管作为开关元件。如图19所示，NMOS晶体管NO N6的漏极/源极中的一方分别与 位线BLO BL6连接，另一方与作为公共节点的数据线DL连接。而且，NMOS晶体管NO N6的栅极分别与位线的选择信号DSO DS6连接。图20是表示读出放大器3的内部构造的一例，这里使用了电流反射镜型读出放大 器。Pll P12是PM0S(P-channel type M0S)晶体管，Nll Nl3是匪OS晶体管，当读出 放大器启动信号SAE有效化时，将数据线DL的电位与参考REF的电位进行比较，根据其结 果，向数据线DB输出电位。图21是表示缓冲器4的内部构造的一例，这里使用了锁存电路。在该锁存电路的 例子中，通过向逆变器INVl的输入反馈其他逆变器INV2的输出，来形成稳定状态、对数据 进行存储。NMOS晶体管N21被用作将数据线DB与逆变器INVl的输入连接/切断的开关元 件，其状态由控制信号CLK控制。而NMOS晶体管N 22被用作将逆变器INV2的输出的反馈 连接/切断的开关元件，其状态由逆变器INV3将控制信号CLK反转后的信号控制。其中， 实际的锁存电路中除了图21所示的电路以外，通常还存在数据收受的接口等各种电路，这 里省略了详细描述。接着，利用图17，来说明读出动作的大致流程，表示缓冲器4的作用及其效果。首 先，在阵列模块1中，存储器单元中保存的数据以位线的电位这一形式被读出，读出了数据 的位线与读出放大器3通过Y开关2连接。因此，通过对读出电位与参考REF的电位进行 比较，可以判定数据，其结果发送给缓冲器4而被锁存(暂时存储)。在被锁存于缓冲器4 之后，与阵列模块1开始下一个读出动作同时，缓冲器4中锁存的数据被从闪存存储器向外 部输出。即，通过设置缓冲器4，在闪存存储器的内部能够同时动作，可以缩短读出时间。而且，由于阵列模块1中的动作所花费的时间与从缓冲器4向外部输出所花费的时间相比，通 常大幅增长，所以如果具有多个图17所示的构成，由多个阵列模块1同时进行读出，接下来 依次进行来自缓冲器4的输出，则可以缩短闪存存储器的读出时间。实际上，由于增加阵列 模块1中的同时读出位数比较容易，所以这样的构成常见。其中，由于各模块的详细动作对于本领域技术人员而言，是容易考察的内容，所以 这里省略说明。另外，如此使用缓冲器4来提本文档来自技高网...
【技术保护点】
一种半导体存储装置，是能够实现数据的写入及删除，在不被供给电源的期间也能够保持该数据的非易失性半导体存储装置，其特征在于， 包含：第１存储器单元；为了从所述第１存储器单元读出数据而与所述第１存储器单元连接的第１位线；第１开关元件；和借助所述第１开关元件与所述第１位线连接的第２位线， 由所述第２位线的电容中蓄积的电荷保持数据。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：椋木敏夫，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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