应力增强的MOS晶体管及其制造方法技术

本发明专利技术提供一种应力增强的ＭＯＳ晶体管（３０）及其制造方法。于一个实施例中，该方法包括形成栅极电极（６２），该栅极电极覆盖和界定于单晶半导体衬底（３８）中的沟道区（６８）。具有面对该沟道区之侧表面（７８、８０）之沟槽（７２、７４）被蚀刻入该单晶半导体衬底中且邻近该沟道区。沟槽被填满具有第一浓度的取代原子的第二单晶半导体材料（８２、９０）和具有第二浓度的取代原子之第三单晶半导体材料（８８、１００）。第二单晶半导体材料（８２、９０）外延生长成具有延着该侧表面之壁厚度足以施加较将由具有第二浓度的单晶半导体材料所施加应力（假如该沟槽仅被填满第三单晶半导体材料时）为大之应力于沟道区（６８）。

【技术实现步骤摘要】
【国外来华专利技术】
.本专利技术大体上系关于MOS晶体管及其制造方法，且尤系关于应力 增强的MOS晶体管及此种具有邻近晶体管沟道之嵌入材料之晶体管 之制造方法。
技术介绍
现代集成电路(IC)主要藉由使用复数个互连接场效晶体管 (FET)(亦称之为金属氧化物半导体场效晶体管(MOSFET),或简称为 MOS晶体管)而实施。MOS晶体管包含作为控制电极之栅极电极(gate electrode),和间隔开之源电极和汲电极，而电流可在其间流动。施加 至栅极电极之控制电压控制通过源电极和汲电极之间的沟道之电流之 流动。IC之复杂性和结合入IC中之器件之数目持续增加。当IC中器件 之数H增加时，个别器件之尺寸减小。于IC中器件之尺寸通常由最小 特征尺寸(feature size)所表示，其为最小线宽(line width)或由电路设计 规则所允许之最小间隔。当半导体工业进展至最小特征尺寸为45奈米 (nm)和甚至更小时，个别器件之效能由于尺寸縮小(scaling)而劣化。当 设计用来施行这些集成电路之新世代之集成电路和晶体管时，技术人 员必须大幅地依赖非习知的组件以提升器件效能。MOS晶体管之效能，如由其电流载送能力测量时，正比于晶体管 沟道中之主耍载子移动率。已知施加纵向应力(longitudinal stress)于 MOS晶体管的沟道能增加该移动率；压縮的纵向应力增强主要载子电 洞移动率，而拉伸的纵向应力增强主要载子电子移动率。已知例如藉 由嵌入邻近该晶体管沟道的硅锗(即嵌入硅锗，eSiGe)而产生纵向压縮 应力以增强于P沟道MOS(PMOS)晶体管中之电洞移动率。为了制造此 种器件，沟槽或凹部(recess)被蚀刻入硅衬底中且于晶体管之源极和汲 极区中，以及藉由使用SiGe之选择性外延生长而填满该沟槽。然而，仅仅增加eSiGe的锗含量以增加应力不会完全成功，因为增加的锗含 量造成从嵌入区域的表面来的增加的SiGe损失、形成于嵌入区域上之 金属硅化物之聚集而减少对源极和汲极区之接触电阻、以及当晶体管 经受更多于制造IC过程中所遭遇之习知步骤时嵌入材料之增加之应力 松弛。因此，希望最佳化用来制造应力增强的MOS晶体管的方法。此外， 希望提供最佳化之应力增强的MOS晶体管其避免习知晶体管制造所 伴随之问题。再者，由后续之详细说明及所附之申请专利范围，结合 所附之图式和前述
和先前技术，则本专利技术之其它所希望之特 征和特性将变得清楚。
技术实现思路
本专利技术提供一种具有增强的主要载子移动率(mobility)之应力增强 的MOS晶体管。该应力增强的MOS晶体管包括具有表面的半导体衬 底和位于该表面的沟道区。具有第一锗浓度的SiGe的第一区域系嵌入 于半导体衬底中。第一区域具有底部和邻近该沟道区的侧部。具有少 于该第一锗浓度的第二锗浓度的SiGe的第二区域系嵌入于该第一区域 中，使得该侧部具有较该底部为大之厚度。本专利技术提供一种用来制造应力增强的MOS晶体管的方法。依照本 专利技术之一个实施例，该方法包括形成栅极电极(gate electrode),该栅极 电极覆盖和界定于单晶半导体衬底中的沟道区。具有面对该沟道区之 侧表面之沟槽被蚀刻入该单晶半导体衬底中且邻近该沟道区。沟槽被 填满具有第一浓度的取代原子(substitutionalatom)的第二单晶半导体材 料和具有第二浓度的取代原子的第三单晶半导体材料。第二单晶半导 体材料外延生长成具有延着该侧表面之壁厚度足以施加较将由具有第 二浓度的单晶半导体材料所施加应力(若该沟槽仅被填满第三单晶半导 体材料吋)为大之应力于沟道区。附图说明上文屮结合下列之图式而说明本专利技术，其中相似之组件符号表示 相似之组件，且其中图1至图6显示依照本专利技术之各种实施例之受应力MOS晶体管及 其制造方法步骤之剖面图；以及图7至图9，结合图1至图4，显示依照本专利技术之替代实施例之受 应力MOS晶体管及其制造方法步骤之剖面图。具体实施例方式下列之详细说明本质上仅为范例，并不意欲用来限制本专利技术或本 专利技术之应用和使用。再者，本专利技术并不意欲受前面之
、先前 技术、
技术实现思路
、或下列之实施方式中所提出之任何表示或暗示理论 所限制。单晶硅(monocrystalline silicon)为使用于半导体工业用来制造半导 体器件和集成电路最常见的半导体材料，其特征在于晶格常数，即硅 晶体(crystal)之尺寸。藉由取代非硅之原子于晶格中，能够改变所得到 的晶体尺寸和晶格常数。若较大的取代原子(譬如锗原子)加入至硅晶格 中，则晶格常数增加且晶格常数之增加系正比于取代原子之浓度。相 似情况，若较小的取代原子(譬如碳原子)加入至硅晶格中，则晶格常数 减小。周部地加入大的取代原子至主(host)硅晶格中则于主晶格产生压 縮应力(compressive stress),而加入小的取代原子至主硅晶格中则于主 晶格产生拉伸应力(tensile stress)。已知增加嵌入SiGe的锗含量则增加应力，该应力能够被施加于 PMOS晶体管的沟道，并由此增加晶体管中之主要载子电洞之移动率。 亦已知于嵌入SiGe材料的表面具有低浓度的锗避免某些由于在该表而 具有高的锗浓度所招致之问题。已尝试藉由下列制程达成于eSiGe主 体(bulk)中有高的锗浓度和锗之低表而浓度。沟槽被蚀刻入晶体管之于 沟道二端之源极和汲极区中。然后藉由硅锗之选择性外延生长(epitaxial growth)制程填满这些沟道。于反应物流(reactant flow)屮锗之最初浓度 为高而引致高锗浓度SiGe之沉积。于经过外延生长周期之中途于反应 物流中锗之浓度减少，而维持着减少浓度的流(flow)直到填满沟槽为 止。结果为高锗浓度SiGe下层和低锗浓度SiGe层于该表面。虽然由 此种制程产生之器件避免了会由高的锗浓度于SiGe的表面所遭受之问 题，但是移动率增加不大于会以填满沟槽之均匀地低锗浓度嵌入SiGe所期望者。于外延生长制程中，生长之材料层实质地呈现其正生长于其上的表面之形象。观察到不幸地，高锗浓度SiGe之选择性外延生长优先从 沟槽之底部生长，而因此于沟槽之侧壁上SiGe膜之生长率(growth rate) 为低，造成于侧壁上仅有高锗浓度SiGe之薄层。也就是说，外延生长 优先集结于被发现在沟槽之底部的结晶结构上而非在侧壁结晶结构 上。覆盖面向晶体管沟道的侧壁的SiGe膜的厚度在施加应力于沟道时 为最重要，以及由习知制程所实现之厚度不足以达成所希望的沟道应 力和所希望之移动率增加。提供依照本专利技术之各种实施例，提供MOS 晶体管和制造此种器件的方法，其于邻近沟道之区域中达成高锗浓度 SiGe之足够的厚度以最佳化沟道应力和移动率增加。图1至图6显示依照本专利技术之各种实施例之受应力(stressed)MOS 器件30及用于制造此种MOS器件的方法步骤之剖面图。于此例示实 施例中，受应力MOS器件30藉由单一 P沟道MOS(PMOS)晶体管所 例示。从譬如器件30之受应力MOS器件所形成之集成电路能够包含 大量之此种品体管，以及亦可包含未受应力之PMOS晶体管及受应力 和未受应力之N沟道MOS(NMOS)晶体管。于MOS晶体管之制造之各种步骤为已知，而为了简洁之目的，许 本文档来自技高网...

【技术保护点】
一种用于制造应力增强的ＭＯＳ器件（３０）的方法，该ＭＯＳ器件具有位于半导体衬底（３８）的表面（５６）的沟道区（６８），该方法包括下列步骤：　蚀刻沟槽（７２、７４）进入该半导体衬底中且邻近该沟道区，每个该沟槽具有面对该沟道区的侧表面（７ ８、８０）、和底表面（７６）；　在衬底沟槽中外延生长具有第一浓度的锗的ＳｉＧｅ的第一层（８２），以部分填满这些沟槽，该ＳｉＧｅ的第一层在该侧表面上具有第一生长率，而在该底表面上具有小于该第一生长率的第二生长率；以及　外延生长具有 小于该第一浓度的第二浓度的锗的ＳｉＧｅ的第二层（８８）以填满这些沟槽。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：R帕尔，I佩多斯，D布朗，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]