数据输入／输出电路和具有该电路的半导体存储装置制造方法及图纸

一种数据输入／输出电路，包括列选择部分和数据输入／输出部分。该列选择部分响应于芯片选择信号而选择性地与第一列和第二列中的一个相连接，并向所连接的列输出数据或从所连接的列接收数据。该数据输入／输出部分在读出操作期间将从所述列选择部分传输来的数据经数据焊盘输出至外部设备，并在写入操作期间将输入至数据焊盘的数据输出至所述列选择部分。

【技术实现步骤摘要】

本专利技术的各种实施例总的来说涉及半导体存储装置，具体地说涉及半导体存储装 置的数据输入/输出。
技术介绍
半导体存储装置通过执行写入操作和读出操作来输入和输出数据。读出操作指的 是这样的操作将存储在存储器组中的数据传输到全局输入/输出线上，并将所传输的数 据通过数据焊盘向外输出。写入操作指的是这样的操作将通过数据焊盘输入的数据传输 到全局输入/输出线上，并将传输到全局输入/输出线的数据存储在存储器组中。这样，通 过全局输入/输出线执行外部设备与半导体存储装置之间的数据输入/输出。图1是典型的半导体存储装置的结构的示意图。参考图1，半导体存储装置1包 括两个芯片。半导体存储装置1可以通过第一芯片和第二芯片来执行输入/输出操作。半 导体存储装置1可具有两倍于由一个芯片构成的半导体存储装置的存储容量。半导体存储 装置1使用芯片选择命令信号来控制第一和第二芯片的操作。第一芯片通常被称为第一列 (rank) RankO，而第二芯片被称为第二列Rankl。响应于芯片选择命令信号，半导体存储装置 1确定是通过第一列RankO还是通过第二列Rankl来执行数据输入/输出操作。在图1中，典型的半导体存储装置1由第一列RankO和第二列Rankl构成，第一列 RankO包括第一输入/输出驱动器10、第一全局输入/输出线GI01、第一数据输入/输出部 分30以及第一数据焊盘DQ0，第二列Rankl包括第二输入/输出驱动器20、第二全局输入 /输出线GI02、第二数据输入/输出部分40以及第二数据焊盘DQ1。第一数据焊盘DQl和 第二数据焊盘DQ2相互连接使得第一列RankO和第二列Rankl可以构成一个半导体存储装 置1。在第一列RankO中，存储在第一列RankO的存储器组中的数据经由第一输入/输出驱 动器10而被放大并经由第一全局输入/输出线GIOl而被传输。经第一全局输入/输出线 GIOl传输的数据经第一数据输入/输出部分30以及第一数据焊盘DQO而被输出。另外，从 外部设备输入的数据由第一数据输入/输出部分30放大并经第一全局输入/输出线GIOl 而被传输，而经第一全局输入/输出线GIOl传输的数据经第一输入/输出驱动器10存储 在存储器组中。类似地，在第二列Rankl中，存储在第二列Rankl的存储器组中的数据经第二输入 /输出驱动器20而被放大并经第二全局输入/输出线GI02而被传输，经第二全局输入/输 出线GI02传输的数据经第二数据输入/输出部分40以及第二数据焊盘DQl而被输出。另 外，从外部设备输入的数据由第二数据输入/输出部分40放大并经第二全局输入/输出线GI02而被传输，而经第二全局输入/输出线GI02传输的数据经第二输入/输出驱动器20 存储在存储器组中。第一输入/输出驱动器10和第二输入/输出驱动器20分别包括写入驱动器11、 21以及读出检测放大器12、22。写入驱动器11、21参与写入操作即数据输入，而读出检测 放大器12、22参与读出操作即数据输出。第一输入/输出部分30和第二输入/输出部分40分别包括数据缓冲器31和41、 数据对齐单元32和42、写入检测放大器33和43、管道锁存单元34和44、数据触发单元35 和45、以及读出驱动器36和46。数据缓冲器31和41、数据对齐单元32和42、以及写入检 测放大器33和43参与写入操作，而管道锁存单元34和44、数据触发单元35和45、以及读 出驱动器36和46参与读出操作。在第一列RankO中，经数据焊盘DQO输入的数据由数据 缓冲器31放大，放大的数据由数据对齐单元32对齐，对齐的数据由写入检测放大器33放 大，而放大的数据被传输至第一全局输入/输出线GIOl。管道锁存单元34存储经第一全局 输入/输出线GIOl传输的数据，而数据触发单元35与时钟信号同步地输出所存储的数据。 输出的数据由读出驱动器36放大，放大的数据被传输至数据焊盘DQ0。第二列Rankl的第 二数据输入/输出部分40可以与第一列RankO相同的方式工作。如上所述，由于第一列RankO和第二列Rankl的数据焊盘DQO和DQl相互连接，第 一列RankO和第二列Rankl能够构成一个半导体存储装置并工作。然而，虽然第一列RankO 和第二列Rankl构成一个半导体存储装置，但不能对第一列RankO和第二列Rankl中的每 一个单独地提供输入/输出电路。
技术实现思路
本专利技术的各种方面包括能够共享数据输入/输出电路的半导体存储装置。在本专利技术的一个方面，提供一种数据输入/输出电路，包括列选择部分，被配置 为响应于芯片选择信号，选择性地连接到第一列和第二列中的一个，并向所连接的列输出 数据或从所连接的列接收数据；以及数据输入/输出部分，被配置为在读出操作期间，将从 所述列选择部分传输来的数据经数据焊盘输出至设备，并在写入操作期间将输入至数据焊 盘的数据输出至所述列选择部分。在本专利技术的另一个方面，提供一种半导体存储装置，包括连接至第一列的第一数 据输入/输出线；连接至第二列的第二数据输入/输出线；以及共享数据输入/输出部分， 被配置为在读出操作期间，响应于芯片选择信号，将从第一数据输入/输出线和第二数据 输入/输出线中的一个传输来的数据经数据焊盘输出，而在写入操作期间，响应于芯片选 择信号，将经数据焊盘输入的数据传输至第一数据输入/输出线和第二数据输入/输出线 中的一个。在本专利技术的又一个方面，提供一种半导体存储装置，包括连接至第一列的第一数 据输入/输出线；连接至第二列的第二数据输入/输出线；读出选择部件，被配置为在读出 期间被激活，并且响应于芯片选择信号而被连接至第一数据输入/输出线和第二数据输入 /输出线中的一个；数据输出部件，被配置为将从读出选择部件输出的数据经数据焊盘输 出；写入选择部件，被配置为在写入操作期间被激活，并且响应于芯片选择信号而被连接至 第一数据输入/输出线和第二数据输入/输出线中的一个；以及数据输入部件，被配置将经数据焊盘输入的数据输出至写入选择部件。在本专利技术的又一个方面，提供一种具有主芯片和多个从芯片的半导体存储装置， 包括列选择部分，设置于主芯片中，并被配置为响应于芯片选择信号，选择性地与多个从 芯片连接；以及数据输入/输出部分，设置于主芯片中，并被配置为在读出操作期间，将从 列选择部分传输来的数据输出至数据焊盘，并在写入操作期间将经数据焊盘输入的数据输 出至列选择部分。在本专利技术的又一个方面，提供一种包含主芯片和多个从芯片的半导体存储装置， 包括分别连接至多个从芯片的多个数据输入/输出线；以及共享数据输入/输出部分，设 置于主芯片中，并被配置为在读出操作期间，响应于芯片选择信号，将从多个数据输入/输 出线中的一个传输来的数据经数据焊盘输出，而在写入操作期间，响应于芯片选择信号，将 经数据焊盘输入的数据输出至多个数据输入/输出线中的一个。附图说明附图包含在本说明书中并构成本说明书的一部分，附图说明本专利技术的各种实施方 式，并用于与说明书一起用于阐述本专利技术的原理。图1是说明典型的半导体存储装置的结构的框图。图2是示意性地说明根据本专利技术的一个实施例的半导体存储装置的结构的方框 图。图3是图2所示的半导体存储装置的详细结构的示意图。图4A和4B本文档来自技高网...

【技术保护点】
一种数据输入／输出电路，包括：列选择部分，被配置为响应于芯片选择信号，选择性地连接到第一列和第二列中的一个，并向所连接的列输出数据或从所连接的列接收数据；以及数据输入／输出部分，被配置为在读出操作期间，将从所述列选择部分传输来的数据经数据焊盘输出至外部设备，并在写入操作期间将输入至所述数据焊盘的数据输出至所述列选择部分。

【技术特征摘要】
KR 2009-10-30 10-2009-01044711.一种数据输入/输出电路，包括列选择部分，被配置为响应于芯片选择信号，选择性地连接到第一列和第二列中的一 个，并向所连接的列输出数据或从所连接的列接收数据；以及数据输入/输出部分，被配置为在读出操作期间，将从所述列选择部分传输来的数据 经数据焊盘输出至外部设备，并在写入操作期间将输入至所述数据焊盘的数据输出至所述 列选择部分。2.如权利要求1所述的数据输入/输出电路，其中，所述列选择部分在所述芯片选择信 号选择第一列时输出从第一列传输来的数据，在所述芯片选择信号选择第二列时输出从第 二列传输来的数据。3.如权利要求1所述的数据输入/输出电路，其中，所述列选择部分在所述芯片选择信 号选择第一列时将所述数据输入/输出部分的输出传输至第一列，在所述芯片选择信号选 择第二列时将所述数据输入/输出部分的输出传输至第二列。4.如权利要求1所述的数据输入/输出电路，其中，第一列经第一数据输入/输出线被 连接至所述列选择部分，第二列经第二数据输入/输出线被连接至所述列选择部分。5.如权利要求1所述的数据输入/输出电路，其中，所述芯片选择信号包括通过对从所 述外部设备输入的命令信号进行缓冲而产生的信号。6.一种半导体存储装置，包括连接至第一列的第一数据输入/输出线；连接至第二列的第二数据输入/输出线；以及共享数据输入/输出部分，被配置为在读出操作期间，响应于芯片选择信号，将从第一 数据输入/输出线和第二数据输入/输出线中的一个传输来的数据经数据焊盘输出，和在 写入操作期间，响应于所述芯片选择信号，将经所述数据焊盘输入的数据传输至第一数据 输入/输出线和第二数据输入/输出线中的一个。7.如权利要求6所述的半导体存储装置，其中，所述共享数据输入/输出部分包括列选择单元，被配置为响应于所述芯片选择信号来选择第一数据输入/输出线和第二数据输入/输出线中的一个；以及数据输入/输出单元，被配置为在读出操作期间接收所述列选择单元的输出，并将所 接收的数据经所述数据焊盘输出，在写入操作期间将经所述数据焊盘输入的数据输出至所 述列选择单元。8.如权利要求7所述的半导体存储装置，其中，所述列选择单元在所述芯片选择信号 选择第一列时输出从第一数据输入/输出线传输来的数据，和在所述芯片选择信号选择第 二列时输出从第二数据输入/输出线传输来的数据。9.如权利要求7所述的半导体存储装置，其中，所述列选择单元在所述芯片选择信号 选择第一列时将数据输入/输出单元的输出传输至第一数据输入/输出线，和在所述芯片 选择信号选择第二列时将数据输入/输出单元的输出传输至第二数据输入/输出线。10.如权利要求6所述的半导体存储装置，其中，所述芯片选择信号包括通过对从外部 设备输入的命令信号进行缓冲而产生的信号。11.一种半导体存储装置，包括连接至第一列的第一数据输入/出线；连接至第二列的第二数据输入/输出线；读出选择部件，被配置为在读出操作期间被激活，并且响应于芯片选择信号被连接至 第一数据输入/输出线和第二数据输入/输出线中的一个；数据输出部件，被配置为将从所述读出选择部件输出的数据经数据焊盘输出；写入选择部件，被配置为在写入操作期间被激活，并且响应于所述芯片选择信号被连 接至第一数据输入/输出线和第二数据输入/输出线...

【专利技术属性】
技术研发人员：金载镒，李锺天，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR