用于执行突发写操作的同步存储器装置和控制方法制造方法及图纸

用于执行突发写操作的同步存储器设备和控制方法。在一个实施例中，用于控制突发写操作的同步存储器设备包括用于与和突发写操作相关的时钟信号同步地缓冲请求退出突发写操作的第一控制信号的第一缓冲电路，及用于响应第一缓冲电路转发的第一控制信号执行复位的锁存电路，其中复位触发了从突发写操作中退出。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件和方法，尤其涉及一种同步存储器装置和用于执行突发模式操作的控制方法。
技术介绍
突发模式操作可在存储器装置中进行高速同步读和/或写操作。突发模式操作包括以有序方式执行的多时钟序列。相对于同步存储器装置中的突发写操作，开始操作和继续操作与时钟信号或同步信号同步执行。另一方面，突发写操作中的退出操作由异步信号控制。例如，在闪存存储器中，退出操作是由芯片激活信号由低电平切换为高电平的异步切换开始的。然而，当突发写操作的退出操作与突发写操作的最后一个周期异步执行时，写操作的最后一个周期就可能有过早结束的危险。为了防止突发写操作的最后一个周期与退出操作重叠，需要将请求从突发写操作退出的控制信号禁止一段固定的时间间隔，直到突发写操作完全完成为止。 然而，如果较高频率的同步信号的周期比保持时间长，就可能出现这样的情况，即在从退出突发写操作直到进入下一个操作周期期间，必须提供等待时间或等待周期。对这种情况所进行的修正，会使对突发模式操作的控制变得更加复杂。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。 本专利技术的一个实施例是用于控制突发写操作的同步存储器装置，包括用于与和突发写操作相关的时钟信号同步地缓冲请求退出突发写操作的第一控制信号的第一缓冲电路，及用于响应由第一缓冲电路转发的第一控制信号来执行复位的锁存电路，其中该复位触发了从突发写操作中退出。 本专利技术的另一个实施例是用于控制突发写操作的同步存储器装置，包括用于与和突发操作相关的时钟信号同步地缓冲进入突发写操作的命令的第一触发器电路，及用于与时钟信号同步地缓冲退出突发写操作的命令的第二触发器电路。该装置进一步包括用于对由第二触发器电路转发的退出命令进行解码的复位解码器，及用于响应由复位解码器转发的退出命令而执行复位的锁存电路。 本专利技术的再一个实施例是用于控制突发写操作的同步存储器装置，包括用于通过在与突发写操作相关的芯片激活信号和写激活信号间执行逻辑操作而分别产生置位触发信号和复位触发信号的第一逻辑电路和第二逻辑电路。该装置进一步包括用于与和突发写操作相关的时钟信号同步地缓冲第二逻辑电路的复位触发信号的第一触发器电路，及用于与该时钟信号同步地缓冲第一逻辑电路的置位触发信号的第二触发器电路。 将要进行详细描述的是，其他实施例涉及控制系统、方法和装置，用于可与和突发操作相关的时钟信号同步地执行从突发写操作退出的操作的同步存储器装置。它们使退出操作以及其他突发模式操作，例如开始操作、继续操作等彼此保持同步。因此，突发写操作可以通过退出操作完成而不会被中断，这是因为用于触发退出操作的命令与时钟信号同步进行处理。相应地，该功能不需要像传统方式那样，通过使用复杂的控制方式将退出操作禁止直到突发写操作的最后一个周期完成。附图说明 本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中， 图1是根据-图2是根据--个实施例的用于控制突发写操作的示例同步存储器装置的电路图； ^个实施例的请求与图1中的突发写操作相关的操作的输入信号的状 态表； 图3是根据 图4是根据 图5是根据 图6是根据-一个实施例的与图1中的突发写操作相关的操作波形图； 一个实施例的用于控制突发写操作的示例同步存储器装置的电路图； 一个实施例的用于控制突发写操作的示例同步存储器装置的电路图； 一个实施例的请求与图5中的突发写操作相关的操作的输入信号的状图7是根据一个实施例的用于控制突发写操作的示例同步存储器装置的电路图, 通过附图和下文的详细描述可以清楚地看到本专利技术实施例的其他特征。具体实施例方式下面将详细参考本专利技术的优选实施例，这些实施例的例子在附图中有所描述。尽 管这里结合了优选实施例来描述本专利技术，但是应当理解的是，这里并非意图将本专利技术限制 为这些实施例。相反，本专利技术意在覆盖各种替换、变形和等效方案，这些都包括在由权利要 求所限定的本专利技术的主旨和范围之内。此外，在下文的描述中，给出了大量具体的细节以便 提供对本专利技术更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本专利技术可以 无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于 本领域公知的一些技术特征未进行描述。 在下文的部分详细描述中，通过程序、逻辑块、处理过程和其他表述符号来说明半 导体器件的制造。这些描述和表述意味着，半导体器件制造领域的技术人员可通过这些描 述和表述能高效地将其实质传达给该领域其他技术人员。这里的程序、逻辑块、处理过程等 大体上可以设想为指向想要结果的自相一致的连续步骤或指令。这些步骤需要对物理量进 行物理操控。除非进行了特别说明，在下文描述中，通过本申请可以明了，利用诸如"形成"、 "运行"、"制造"、"沉积"或"蚀刻"或类似方式的术语所进行的描述，是指半导体器件制造的 行为和过程。5 简单地说，这里的实施例涉及用于同步存储器设备的控制系统、方法和设备，其可执行与和突发写操作相关的时钟信号同步地从突发写操作退出的操作。它们使退出操作以及与突发写操作相关的其他操作，例如开始操作、继续操作等操作互相同步。因此，突发写操作可以通过退出操作完成而不会被中断，这是因为用于触发退出操作的命令与时钟信号同步进行处理。相应地，该功能不需要像传统方式那样，通过使用复杂的控制方式将退出操作禁止直到突发写操作的最后一个周期完成。 图1是根据一个实施例的用于控制突发写操作的示例同步存储器装置的电路图。在一个示例实现方式中，通过第一控制信号(例如，芯片激活信号CEft)和第二控制信号(例如，写激活信号WE#)请求突发写操作。写激活信号WE#和芯片激活信号CE#各自通过反相门1和反相门3进行处理。反相门1和3的输出端与第一缓冲电路(例如，D型触发器5)和第二缓冲电路(例如，D型触发器7)的输入端(D)连接。D型触发器5和7的同步端(CK)接入时钟信号CLK。 D型触发器5和7的输出端(Q)与逻辑电路(例如，与门9)的输入端连接。与门9的输出端与锁存电路11的置位端(S)连接。D型触发器7的反相输出端(BQ)与锁存电路11的复位端(R)连接。锁存电路11的反相输出端(BQ)通过反相门13与D型触发器5的复位端(BR)连接。与门9输出置位信号BWS，并且D型触发器7的反相输出端(BQ)输出复位信号BWR。锁存电路11的输出端(Q)输出表示突发写操作状态的突发写模式信号BWM。 图2是根据一个实施例的请求与图1中的请求突发写操作相关的操作的输入信号状态表。与图l相对应，如果芯片激活信号CEft和写激活信号WEft都处于低电平(L)，并且时钟信号CLK处于上升沿，则请求进行进入突发写操作的操作。如果芯片激活信号处于低电平(L)，并且时钟信号CLK处于上升沿，则请求进行继续突发写操作的操作。在这种情况下，写激活信号WEft的逻辑电平可能为未指定的(X)。如果芯片激活信号CEft处于高电平，并且时钟信号CLK处于上升沿，则请求进行退出突发写操本文档来自技高网...

【技术保护点】
一种用于控制突发写操作的同步存储器装置，包括：第一缓冲电路，用于与和突发写操作相关的时钟信号同步地缓冲请求退出突发写操作的第一控制信号；及与第一缓冲电路连接的锁存电路，用于响应通过第一缓冲电路转发的所述第一控制信号执行复位，其中所述复位触发了从突发写操作中退出。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：永井贤治，
申请(专利权)人：斯班逊有限公司，
类型：发明
国别省市：US[美国]