【技术实现步骤摘要】
本专利技术属于半导体集成电路制造领域，涉及一种沟槽栅器件及其制备方法。
技术介绍
1、沟槽栅mos器件以导通损耗低、开关速度快及能量密度高等特点，被广泛应用。如图1所示，为沟槽栅mos器件的剖面结构示意图，包括n+衬底01、n-漂移区011、p体区012、n+源区013、p+接触区014、栅极沟槽02、厚氧层021、屏蔽栅022、隔离氧化层023、栅氧层024、多晶硅栅025、伪栅沟槽026、多晶硅伪栅027、层间介质层03、源极04、漏极05及栅极06。目前，在中低压沟槽栅mos器件中，源极接触孔的底部通常需要形成用于使源极与体区之间形成良好欧姆接触的p+接触区，但是，随着器件尺寸的缩小，器件中沟槽栅结构与源极接触孔之间的距离逐渐减小，源极接触孔底部的p+接触区中的掺杂离子易横向扩散到器件的导电沟道区域，致使器件的导电沟道区域的掺杂浓度增大，器件的阈值电压升高，严重影响器件的可靠性及性能。
2、因此，急需寻找一种避免接触区中掺杂离子扩散至器件导电沟道区域的沟槽栅器件的制备方法。
技术实现思路b>
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【技术保护点】
1.一种沟槽栅器件的制备方法，其特征在于，包括以下步骤：
2.根据权利要求1所述的沟槽栅器件的制备方法，其特征在于：所述沟槽结构包括第一沟槽、栅介质层及栅导电层，所述第一沟槽贯穿所述源区及所述体区且底面低于所述体区的底面，所述栅介质层覆盖所述第一沟槽的内壁及底面，所述栅导电层与所述栅介质层共同填充所述第一沟槽，所述栅介质层包裹所述栅导电层侧壁及底面，所述栅极与所述栅导电层电连接；或者所述沟槽结构包括第一沟槽及共同填充所述第一沟槽的栅介质层、栅导电层、隔离介质层、第一介电层和屏蔽栅层，所述第一沟槽贯穿所述源区及所述体区且底面低于所述体区的底面，所述栅导电层位...
【技术特征摘要】
1.一种沟槽栅器件的制备方法，其特征在于，包括以下步骤：
2.根据权利要求1所述的沟槽栅器件的制备方法，其特征在于：所述沟槽结构包括第一沟槽、栅介质层及栅导电层，所述第一沟槽贯穿所述源区及所述体区且底面低于所述体区的底面，所述栅介质层覆盖所述第一沟槽的内壁及底面，所述栅导电层与所述栅介质层共同填充所述第一沟槽，所述栅介质层包裹所述栅导电层侧壁及底面，所述栅极与所述栅导电层电连接；或者所述沟槽结构包括第一沟槽及共同填充所述第一沟槽的栅介质层、栅导电层、隔离介质层、第一介电层和屏蔽栅层，所述第一沟槽贯穿所述源区及所述体区且底面低于所述体区的底面，所述栅导电层位于所述隔离介质层的上表面且底面低于所述体区的底面，所述第一介电层覆盖位于所述栅导电层下方的所述第一沟槽部分的内壁和底面，所述屏蔽栅层、所述第一介电层及覆盖所述屏蔽栅层和所述第一介电层上表面的所述隔离介质层填充所述第一沟槽中所述栅导电层下方部分，所述第一介电层包裹所述屏蔽栅层的侧壁及底面，所述栅介质层包裹所述栅导电层的侧壁且覆盖所述第一沟槽中所述隔离介质层正上方部分的内壁，所述栅极与所述栅导电层电连接。
3.根据权利要求1所述的沟槽栅器件的制备方法，其特征在于：所述上电极接触孔内壁的倾斜角度的范围为60°～85°；或者所述上电极接触孔底面所覆盖的所述屏蔽层的厚度为其内壁所覆盖的所述屏蔽层厚度的50％～80％。
4.根据权利要求1所述的沟槽栅器件的制备方法，其特征在于：于覆盖所述上电极接触孔底面的所述屏蔽层中形成所述窗口的方法包括干法刻蚀、湿法刻蚀。
5.根据权利要求1所述的沟槽栅器件的制备方法，其特征在于：所述半导体结构...
【专利技术属性】
技术研发人员：兰总金，李秀柱，陈国帅，
申请(专利权)人：杭州富芯半导体有限公司，
类型：发明
国别省市：
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