集成电路中的输入/输出压缩和引脚减少制造技术

本发明专利技术提供一种用于测试存储器阵列和／或逻辑电路的Ｉ／Ｏ压缩设备，其由从所述存储器阵列／逻辑电路输出经压缩测试数据的可选择的压缩电路组成。Ｉ／Ｏ扫描寄存器耦合到每一Ｉ／Ｏ垫以用于响应于测试模式选择信号、测试数据输入以及测试时钟而将串行数据转换为并行以及将并行数据转换为串行。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术实施例大体上涉及集成电路且特定来说涉及存储器装置。
技术介绍
存储器装置通常是作为内部的半导体集成电路而提供于计算机或其它电子装置中。 存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动 态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)以及快闪存储器。 大体上，这些可被视为易失性或非易失性存储器。快闪存储器装置已发展成用于广范围的电子应用的非易失性存储器的普遍来源。快 闪存储器装置通常使用可实现高存储器密度、高可靠性和低功率消耗的单晶体管存储器 单元。快闪存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机以及 蜂窝式电话。例如基本输入/输出系统(BIOS)等程序代码和系统数据通常存储在快闪 存储器装置中以供在个人计算机系统中使用。存储器装置的制造通常包含例如测试标准IEEE 1149.1等测试操作，其也称为联合 测试行动组(JTAG)边界扫描测试。JTAG边界扫描方法包括耦合到集成电路的预定引 脚的边界扫描单元。测试数据输入到电路的一个或一个以上边界引脚。随后检査电路的 另一个或另一些边界引脚以寻找预定输出信号。由于所测试部件的功能和拓扑是已知 的，因此输出信号将是已知的。此测试可能是复杂的耗时过程。随着存储器装置变得日益复杂且存储器密度增加， 测试的成本也增加。由于存储器制造商必须测试大量的存储器装置，因此即 附图说明图1展示集成电路中的1/0压缩设备的一个实施例的框图。图2展示集成电路中的I/O边界扫描输入路径的一个实施例的图。 图3展示集成电路中的I/O边界扫描输出路径的一个实施例的图。 图4展示如图2和3中说明的边界扫描寄存器的一个实施例的框图。 图5展示用于在集成电路的测试期间的1/0压缩的方法的一个实施例的流程图。 图6展不在寄存器写入操作期间使用的信号的一个实施例的时序图。 图7展示在命令锁存器和地址锁存器循环期间使用的信号的一个实施例的时序图。 图8展示在串行数据输入操作期间使用的信号的一个实施例的时序图。 图9展示在串行数据输出操作期间使用的信号的一个实施例的时序图。 图IO展示测试系统的一个实施例的框图。 图11展不开路/短路检査的一个实施例的框图。 具体实施例方式在以下详细描述中，参考形成本专利技术的一部分且其中借助图解展示特定实施例的附 图。在图中，相似标号在全部几张图中大体上描述类似的组件。以充分的细节描述这些 实施例以使所属领域的技术人员能够实践本专利技术。可利用其它实施例，且在不脱离本发 明的范围的情况下可做出结构、逻辑和电的改变。因此，不应在限制性意义上做出以下 详细描述，且本专利技术的范围仅由所附权利要求书及其等效物界定。图1说明用于测试集成电路的I/O压縮和引脚减少设备的一个实施例的框图。图1 的实施例说明施加于非易失性存储器装置100的测试。所说明的存储器装置100可为许 多不同的存储器架构中的一者，包含NAND快闪、NOR快闪或AND快闪。然而，所描 述的实施例不限于任何- 种类型的集成电路。所说明的实施例将集成电路引脚数减少到八个信号，所述八个信号在测试过程期间 耦合到输入/输出(1/0)引脚。这些引脚包含测试数据输入(TDI)、测试数据输出(TDO)、 测试时钟(TCK)、测试模式选择(TMS)、命令锁存启用(CLE)、地址锁存启用(ALE)、 写入启用(WE*)以及读取启用(RE*)。 WE"^和RE^言号由星号表示为低有效。随后将 更详细地描述这些信号。在一个实施例中，TDI、 TDO、 TCK和TMS引脚没有与到达 集成电路的外部垫的结合线连接。在替代实施例中，TDI、 TDO、 TCK和TMS引脚以 及其它引脚可被多路复用。TDI信号是串行数据输入信号。此信号由待输入到待测电路的测试数据组成。TDO 信号是串行数据输出信号。此信号由从待测电路读出且输入到测试器件以与已知/期望的 响应进行比较的测试数据组成。TCK信号是将数据计时输入到I/O扫描寄存器113和将数据从I/O扫描寄存器113 计时输出的测试时钟信号。如图l说明，TMS信号是在I/0扫描寄存器113的并行与串 行操作之间进行选择的控制信号。当TMS是逻辑高时，串行模式被选定。当TMS是逻 辑低时，正常的并行模式被选定。TMS引脚还具有用于起始测试操作的次级功能。将高电压(例如，大约20V)施加 于TMS引脚。这迫使CE^戋变为低。如后续在图2、 3和4中说明，数据(例如，去往 寄存器的命令和数据)随后可被计时输入经过串行1/0扫描寄存器。在替代实施例中， 除了用于迫使€￡*线变为低的高电压以外还可使用其它方式。ALE信号是高有效地址锁存启用。此信号向存储器装置100指示存储器的1/0线含 有有效地址信息。在ALE有效(即，逻辑高)时，地址信息可从存储器控制器传送到 芯片上地址寄存器。在一个实施例中，在例如写入启用信号\￥￡*等另一信号的转变之后， 地址被锁存到寄存器中。\\^*是低有效写入启用信号，其用于对数据/地址从存储器控制器到存储器装置100 的传送进行门控。在一个实施例中，此信号的低到高转变提供锁存指示。当CE^ CLE 和ALE全部处于逻辑低时，数据在WE+的上升沿上从控制器写入到存储器100。CLE信号是命令锁存启用。此高有效信号向存储器装置100提供命令数据在I/O线 上可用的指示。WE^言号可用于将命令门控到存储器命令寄存器中。REM言号是读取启汁j选通。这是低有效信号，其对从存储器装置100经由数据或I/0 总线到存储器控制器的数据传送进行门控。RE忖旨令存储器装置100将所请求的数据驱 动到数据总线上。存储器装置100由多个数据I/0垫101组成。为了清楚的目的，将所有的垫说明为 一个块101。如图2和3中说明和后续论述，I/O垫101也可称为DQ0-DQ7垫。虽然典 型的待测集成电路可具有大量I/O垫，但并非所有的垫都需要测试，且因此不需要图1 中说明的电路。I/O垫101耦合到I/O缓冲器103。这些缓冲器103还在图2和3中说明。I/O缓冲 器103耦合到存储器阵列105或其它待测试的电路逻辑。I/O扫描寄存器块113耦合到TCK、 TMS和TDI信号。此块113由多个I/O寄存器 组成，所述I/O寄存器负责去往和来自待测试的存储器阵列105的数据的串行到并行和 并行到串行转换。I/O缓冲器103以并联方式耦合到I/O扫描寄存器。来自TDI输入的 串行数据被转换为并行数据以用于输入到1/0缓冲器103。来自1/0缓冲器103的并行 数据被转换为串行数据流以用于输出。I / O扫描寄存器113的输出被输入到测试器件(未图示)。参看图2和3更详细展示I/0扫描寄存器块。l:8扩展缓冲器111也耦合到串行输入数据TDI信号。加载到缓冲器111中的数据 位在缓冲器111的所有八个输出上复制。测试数据的八个位随后被通过1/0缓冲器103 加载到存储器阵列中以用于测试。扩展缓冲器111减少了待计时输入的数据位的数目， 且因此减少了测试时间。替代于必须计时输入八个位，仅需要一个位，所述位随后被扩 展。8:1和8:2压縮块109耦合到1/0缓冲器103。按不同实施例的需要，压缩块109提 供八比一或八比本文档来自技高网...

【技术保护点】
一种输入／输出（Ｉ／Ｏ）压缩设备，其在具有待测试的逻辑电路的集成电路中，所述设备包括：　转换电路，其耦合到所述逻辑电路，所述转换装置具有串行数据输入且适于执行串行到并行和并行到串行转换两者，以将测试数据写入到所述逻辑电路和从所述逻辑电 路读取测试数据；以及　压缩电路，其耦合到所述转换电路以用于从所述逻辑电路输出所述测试数据。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：本杰明路易，斯科特N加策迈尔，亚当约翰逊，弗朗姬F鲁帕尔瓦尔，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]