本发明专利技术提供能防止栅极引发漏极漏电流（ＧＩＤＬ）误写的非易失性半导体存储装置及其写入方法，非易失性半导体存储装置包括：非易失性的存储单元阵列１０，通过对串接于所选位线两端的选择晶体管Ｑｓ１与Ｑｓ２间的每一存储单元晶体管设定多个相异启始电压，用以记录多个数值；及控制电路１１，对来自于该存储单元阵列１０的数据进行写入控制。控制电路１１针对分别邻接于位线两端的选择晶体管Ｑｓ１与Ｑｓ２的至少多个第一存储单元晶体管Ｑ０、Ｑ１、Ｑ３２与Ｑ３３记录两个数值，并针对该等第一存储单元晶体管以外的多个第二晶体管Ｑ２～Ｑ３１记录三个以上的多个数值。
【技术实现步骤摘要】
本专利技术是有关于可电性重写的非易失性半导体存储器装置(EEPROM)，如闪存等， 及其写入方法。
技术介绍
将位线(bit line)与源极线(source line)间的多个存储单元晶体管(以下称 为存储单元)串接，用以构成与非门串(NAND string)，进而实现目前已知的高密度NAND型 非易失性半导体存储装置(例如参考专利文献1-4)。 对一般的NAND型非易失性半导体存储装置进行抹除时，是将如20V的高电压 施加于半导体基板，并将OV施加于字线(word line)上。如此一来，电子会从浮接栅极 (floating gate)，亦即，由多晶硅所形成的电荷累积层被拉出，且启始电压(threshold voltage)低于抹除启始电压(例如-3V)。另一方面，进行写入(program)时，是将OV给 予半导体基板，并将如20V的高电压施加于控制栅极。如此一来，电子从半导体基板注入浮 接栅极，使得启始电压高于写入启始电压(例如1V)。对于采用这些启始电压的存储单元 而言，通过将写入启始电压及读取启始电压间的读取电压(例如0V)施加于控制栅极，藉 以得知存储单元中是否有电流流动，而能够判断其状态。 举例来说，专利文献5提供用以降低误写率的半导体存储装置，包括多个彼此串 接的可电性重写非易失性存储单元，并配置具有第一及第二选择栅极晶体管的NAND单元 组(cell unit)，用以将非易失性存储单元的两端分别连接至位线及源极线，并构成存储单 元阵列。于该NAND单元组中，该第一及第二选择栅极晶体管是各自邻接。之后，将一虚拟 单元(dummy cell)插入半导体存储装置中，并以高于存储单元抹除状态的启始电压状态来 设定该虚拟单元。专利文献1特开平9-147582号公报。 专利文献2特开2000-285692号公报。 专利文献3特开2003-346485号公报。 专利文献4特开2001-028575号公报。 专利文献5特开2008-084471号公报。 专利文献6特开2007-226897号公报。 图4是显示与已知相关的存储单元阵列10的一位线的记录方法示意电路图。如 图4所示，已知上，将位线两端的选择晶体管Qsl与Qs2所各自邻接的存储单元晶体管Q0 及Q33作为虚拟晶体管(dummy transistor)，对于其它存储单元晶体管Ql Q32而言，举 例来说，可作为多阶存储单元(multi-levelcell，MLC)，用以记录多个数值。 于图4中，已知上，对于插入两个虚拟晶体管的字线而言，两邻接的字线WLO及 WL31可能因为栅极引发漏极漏电流(gate-induced-drain leakage, GIDL)而导致误写发 生。于此，栅极引发漏极漏电流(GIDL)，如专利文献6的图7所示，特指将反向偏压施加于 栅极和漏极时所产生的问题。也就是说，栅极上加了比较大的负电压时，电场集中变大，最大电场也增加。于此情况下，漏电流上升，并由于高电场效应而产生热载子(hot carrier)。 于图4中，当数据写入时，位线选择控制电压VseD设定为1. 5V，而位线选择控制电 压V^设定为0V。若具有启始电压Vth的选择存储单元为禁止写入(program inhibit), 则将正电位(V^ > VseD-Vth)加至位线，使得NAND串内的源极/漏极之间及通道变成浮接状态。当浮接电位非常高时，会在控制电压v^或U勺位线选择晶体管的扩散层边缘产生崩溃(breakdown)，造成热电子从各位线选择晶体管注入至与第一或第二字线WL相连的存 储单元。由于字线WLdl及WLd2的第一存储单元为虚拟，即使注入少许热电子也不会有问 题。然而，因为第二存储单元为操作于多阶存储单元(MLC)的存储器体单元，而会有上述的 问题。
技术实现思路
本专利技术的目的在解决以上的问题，提供能防止栅极引发漏极漏电流(GIDL)误写 的非易失性半导体存储装置和其写入方法。 第一专利技术相关的非易失性半导体存储装置包括非易失性的存储单元阵列，通过对 每一存储单元晶体管设定多个相异启始电压，用以记录多个数值，其中，每一存储单元晶体 管串接于所选位线两端的选择晶体管间；及控制电路，用以对来自于该存储单元阵列的数 据进行写入控制， 其特征在于，针对分别邻接于该两端的选择晶体管的至少多个第一存储单元晶体管，该控制电路记录两个数值，另一方面，针对该等第一存储单元晶体管以外的多个第二晶 体管，该控制电路则记录三个以上的多个数值，用以进行控制。 于该非易失性半导体存储装置中，针对分别邻接于该两端的选择晶体管的两个第 一存储单元晶体管，该控制电路记录两个数值。 此外，于该非易失性半导体存储装置中，该控制电路将数据分割为一既定数量，并写入至以该两个数值加以记录的该等第一存储单元晶体管中用来记录数据的每一页面。 进一步，于该非易失性半导体存储装置中，该控制电路将以该两个数值加以记录的该等第一存储单元晶体管的写入/验证电压，设定为比记录数据的验证电压还要低的电压，而于该多个数值记录的该等记录数据中，该记录数据的验证电压具有最大启始电压电平。 更进一步，于该非易失性半导体存储装置中，该控制电路将以该两个数值加以记 录的该等第一存储单元晶体管的写入/验证电压，设定为比记录数据的验证电压还要低的 电压，而于该多个数值记录的该等记录数据中，该记录数据的验证电压具有小于最大启始 电压电平的低启始电压电平。 第二专利技术相关的非易失性半导体存储装置的写入方法，该非易失性半导体存储装 置包括非易失性的存储单元阵列及控制电路，该存储单元阵列通过对每一存储单元晶体管 设定多个相异启始电压，用以记录多个数值，且每一存储单元晶体管串接于所选位线两端 的选择晶体管间，该控制电路用以对来自于该存储单元阵列的数据进行写入控制，该写入 方法包括 控制步骤，针对分别邻接于该两端的选择晶体管的至少多个第一存储单元晶体 管，记录两个数值，另一方面，针对该等第一存储单元晶体管以外的多个第二晶体管，记录5三个以上的多个数值，用以进行控制。 于该非易失性半导体存储装置的写入方法中，该控制步骤的特征在于，将以该两 个数值加以记录的该等第一存储单元晶体管的写入/验证电压，设定为比记录数据的验证 电压还要低的电压，而于该多个数值记录的该等记录数据中，该记录数据的验证电压具有 小于最大启始电压电平的低启始电压电平。 此外，于该非易失性半导体存储装置的写入方法中，该控制步骤的特征在于，将数 据分割为一既定数量，并写入至以该两个数值加以记录的该等第一存储单元晶体管中用来 记录数据的每一页面。 进一步，于该非易失性半导体存储装置的写入方法中，该控制步骤的特征在于，将 以该两个数值加以记录的该等第一存储单元晶体管的写入/验证电压，设定为比记录数据 的验证电压还要低的电压，而于该多个数值记录的该等记录数据中，该记录数据的验证电 压具有最大启始电压电平。 更进一步，于该非易失性半导体存储装置的写入方法中，该控制步骤的特征在于， 将以该两个数值加以记录的该等第一存储单元晶体管的写入验证电压，设定为比记录数据 的验证电压还要低的电压，而于该多个数值记录的该等记录数据中，该记录数据的验证电 压具有小于最大启始电压电平本文档来自技高网...
【技术保护点】
一种非易失性半导体存储装置，包括：非易失性的存储单元阵列，通过对每一存储单元晶体管设定多个相异启始电压，用以记录多个数值，其中，每一存储单元晶体管串接于所选位线两端的选择晶体管间；及控制电路，用以对来自于该存储单元阵列的数据进行写入控制，其特征在于，针对分别邻接于该两端的选择晶体管的至少多个第一存储单元晶体管，该控制电路记录两个数值，另一方面，针对该多个第一存储单元晶体管以外的多个第二晶体管，该控制电路则记录三个以上的多个数值，用以进行控制。
【技术特征摘要】
JP 2008-12-4 309460/08一种非易失性半导体存储装置，包括非易失性的存储单元阵列，通过对每一存储单元晶体管设定多个相异启始电压，用以记录多个数值，其中，每一存储单元晶体管串接于所选位线两端的选择晶体管间；及控制电路，用以对来自于该存储单元阵列的数据进行写入控制，其特征在于，针对分别邻接于该两端的选择晶体管的至少多个第一存储单元晶体管，该控制电路记录两个数值，另一方面，针对该多个第一存储单元晶体管以外的多个第二晶体管，该控制电路则记录三个以上的多个数值，用以进行控制。2. 根据权利要求1所述的非易失性半导体存储装置，其中，针对分别邻接于该两端的选择晶体管的两个第一存储单元晶体管，该控制电路记录两个数值。3. 根据权利要求1所述的非易失性半导体存储装置，其中，该控制电路将数据分割为一既定数量，并写入至以该两个数值加以记录的该多个第一存储单元晶体管中用来记录数据的每一页面。4. 根据权利要求1所述的非易失性半导体存储装置，其中，该控制电路将以该两个数值加以记录的该多个第一存储单元晶体管的写入/验证电压，设定为比记录数据的验证电压还要低的电压，而于该多个数值记录的该多个记录数据中，该记录数据的验证电压具有最大启始电压电平。5. 根据权利要求1所述的非易失性半导体存储装置，其中，该控制电路将以该两个数值加以记录的该等第一存储单元晶体管的写入/验证电压，设定为比记录数据的验证电压还要低的电压，而于该多个数值记录的该多个记录数据中，该记录数据的验证电压具有小于最大启始电压电平的低启始电压电平。6. —种非易...
【专利技术属性】
技术研发人员：白田理一郎，
申请(专利权)人：力晶半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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