本发明专利技术的目的是减低验证操作的数目，缩短写入需要的时间。解决方法是在对于对应多个状态的相互不同的多个启始电压设定至各存储单元并藉此记录多值状态的非易失性半导体存储阵列，控制其写入的非易失性半导体存储装置中，一边由既定的写入开始电压开始依序将写入电压增加既定的电压增加量，一边验证并将上述存储单元写入时，根据先前进行的写入中验证操作通过时的写入脉冲数，决定及设定上述写入开始电压进行写入。
【技术实现步骤摘要】
本专利技术是有关于例如闪存等可以电性改写的非易失性半导体存储装置(EEPR0M)与其写入方法。
技术介绍
—般熟知的NAND型非易失性半导体存储装置(例如，参照非专利文献1-4)，具有多个的存储单元晶体管(以下称存储单元)串联于位线与源极线之间构成NAND串行，并实现高度集成化。 在一般NAND型非易失性半导体存储装置中，抹除(erase)是施加例如20V的高电压于半导体基板，施加OV于字线。因此，由例如从由多晶硅等形成的电荷蓄积层的浮动栅极拔除电子，使启始电压(threshold voltage)比抹除启始电压(例如_3V)更低。另一方面写入(program)时，施加0V于半导体基板，施加例如20V的高电压于控制栅极。因此，通过半导体基板将电子注入浮动栅极，使启始电压比写入启始电压(例如1V)更高。要取得这些启始电压的存储单元通过将写入启始电压与读出启始电压间的读出电压(例如OV)施加于控制栅极，能够视该存储单元是否有电流流过判断该状态。 如以上组成的非易失性半导体存储装置中，通过写入操作写入作为写入对象的存储单元后，存储单元晶体管的浮动栅极会注入电荷，启始电压上升。因此就算施加给栅极启始电压以下的电压也不会有电流流动，而达成写入数据「0」的状态。 一般来说抹除状态的存储单元的启始电压具有不均匀的情形。因此施加既定的写入电压实行写入操作，并进行验证(verify)使启始电压在验证电平(verify level)以上，写入后的存储单元的启始电压就会具有验证标准以上的程度分布。 在将存储单元设定不同的启始电压来表现多值的多值存储单元的非易失性半导体存储装置的情况下，当启始电压具有广范围分布的话，相邻的电平值之间的间隔会变得狭小，使得确实地实行数据记录变得困难。为了解决此问题，专利文献5中包括非易失性的存储核心电路，通过对存储单元设定多个不同的启始电压来记录多值，以及控制电路，控制对上述存储核心电路的写入。上述的控制电路的特征是将存储单元写入为某一个启始电压时，将要设定为上述一个启始电压的存储单元以及要设定为比上述一个启始电压高的启始电压的存储单元写入为上述一个启始电压，再将上述多个不同的启始电压中较低的启始电压开始按顺序写入。 而在专利文献6中提出的非易失性半导体存储器，用以在提升非易失性半导体存储器的写入精准度的同时，并縮减写入的时间。此非易失性半导体存储器在将数据写入于非易失性存储单元时，一边缓缓增加写入电压，一边将此写入电压多次施加于存储单元。此时要写入的全部存储单元的启始电压到达初期值之前，写入电压的增加量设定为第1电压。此后，启始电压到达目标值之前，写入电压的增加量设定为第2电压。因为改变增加量来提升写入电压，就可以用较少的写入脉冲数使存储单元的启始电压接近目标值。而当启始电压超过初期值后，将写入电压的增加量设定为第2电压，可以使对启始电压目标值的3误差在最小范围内。得到的结果就是能够削减存储单元的写入时间。 而在专利文献7当中所提出的非易失性半导体存储装置，适当地设定初期的控制栅极电压以及阶段进行时的控制栅极电压的增加量，使得要完成写入的阶段每个状态都不相同，因此能够以较高的精准度控制启始电压。此非易失性半导体存储装置具备存储单元阵列与控制电路。在写入操作时，控制电路设定对应要施加写入对象的存储单元的控制栅极的各个写入状态的控制栅极电压，使控制栅极电压的各个写入状态间的电压差等于用来判定各个写入状态的启始电压的各个写入状态间的电压差，然后反复实行电压施加操作，对未写入存储单元施加对应写入状态的控制栅极电压；以及验证操作，判定存储单元的启始电压是否在对应写入状态的启始电压范围内。 专利文献1 :特开平9-147582号公报。 专利文献2 :特开2000-285692号公报。 专利文献3 :特开2003-346485号公报。 专利文献4 :特开2001-028575号公报。 专利文献5 :特开2001-325796号公报。 专利文献6 :特开2003-173688号公报。 专利文献7 :特开2007-193885号公报。 图4是显示已知技术的MLC(Multi Level Cell)闪存的启始电压机率分布(Vt分 布)图。图5是显示图4的启始电压机率分布(Vt分布)下由状态(10L)写入至状态(00) 时的状态图。在这个已知例中，显示了4个启始电压值的闪存的情况，作为一个例子，如图4 所示，由启始电压较低的这边开始以状态(11)、 (01)、 (00)、 (10)的顺序排列。其中(10L) 是LSB(最下位位)写入时的状态，(10U)是MSB(最上位位)写入后的状态。Rl是读取电 压，VPV1是状态(01)的验证电压，VPV2是状态(00)的验证电压，VPV3是状态(10U)的验证 电压。 图6是显示使用已知技术的ISPP(Increment St印Pulse Program)法将状态 (00)写入后，要将状态(10)写入时的写入电压对时间图。在图6中，状态(00)的写入使用 5个写入脉冲101-105，施加后立即进行验证操作111-115。而状态(10)的写入使用5个写 入脉冲201-205，施加后立即进行验证操作211-215。 在图4，箭头301、302分别表示将存储单元由状态(10L) (LSB写入状态)往状态 (IOU)(MSB写入状态)以及状态(00)写入的情形。后者的情况如图5所示，最初的写入脉 冲将单元分布往更高的启始电压移动。接着利用ISPP法，下一个升压的写入脉冲可以使启 始电压分布变狭窄。因此一般认为最初的写入脉冲尽可能地维持在最低电压比较好。但是 此方法具有几个造成存储单元性能劣化情况的限制事项。 然后存储单元的劣化可能会直接地影响写入速度性能。当存储单元产生劣化，为 了要使全部要写入的存储单元的启始电压分布达到希望的情况，需要更多的ISPP步骤，因 此要移动启始电压分布需要更多时间。 图7是显示已知技术下为了将状态(00)写入，需要1个以上的步骤以及附加的时 间的电压对时间图。其中图7与图6的符号相同。因为用于最初的写入脉冲的初期电压并 未改变，存储单元的劣化会对写入速度造成直接的影响。最后因为写入速度会由规格来决 定，如图7所示，需要的时间变长写入操作失败的可能性也会提高。 图8是显示已知技术的写入操作的一个例子的流程图。图8中，在步骤SI设定既 定的写入开始电压Vstartdef (n)，在步骤S2将写入开始电压Vstartdef (n)设定为写入电 压Vpgm(n)。接着在步骤S3施加具有写入电压Vpgm(n)的写入脉冲，在步骤S4验证是否写 入，在步骤S5判断是否全部的存储单元都通过，YES时进行步骤S7， NO时进行步骤S6。在 步骤S6将写入电压Vpgm(n)仅增加Vst印的份量再设定为Vpgm(n)，回到步骤S3。 接着在步骤S7设定既定的写入开始电压Vstartdef (n+1)，在步骤S8将写入开 始电压Vstartdef (n+1)设定为写入电压Vpgm(n+1)。接着在步骤S9施加具有写入电压 Vpgm(n+1)的写入脉冲，在步骤SIO验证是否写入，在步骤Sll判断是否全部的存储单元都 通过，YES时该写入操作结束进行下一个既定的本文档来自技高网...
【技术保护点】
一种非易失性半导体存储装置，包括：非易失性存储阵列，将对应多个状态的相互不同的多个启始电压设定至各存储单元并藉此记录多值状态；以及控制电路，控制写入上述存储阵列，其中上述控制电路的特征是一边由既定的写入开始电压开始依序将写入电压增加既定的电压增加量，一边验证并将上述存储单元写入时，根据先前进行的写入中验证操作通过时的写入脉冲数，决定及设定上述写入开始电压进行写入。
【技术特征摘要】
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【专利技术属性】
技术研发人员：马西亚斯贝尔，
申请(专利权)人：力晶半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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