存取半导体存储设备的存储系统和方法技术方案

提供一种带有处理器、主存储器和闪存的存储器系统。通过获得加速和高的数据可靠性可提高存储器系统的性能。存储器系统包括非易失性存储器设备和用于驱动控制程序来控制非易失性存储器设备的控制器。即使在对非易失性存储器设备的第一存取操作完成之前，控制程序也执行对于非易失性存储器设备的第二存取操作。

【技术实现步骤摘要】

此处公开的专利技术涉及半导体存储设备，更特别地，涉及。
技术介绍
半导体存储设备是可以存储数据以及在需要时读出所存储的数据的存储设备。半导体存储设备可主要分为易失性存储设备和非易失性存储设备。当电源中断时，易失性存储设备失去所存储的数据。与之相反，即使电源中断，非易失性存储设备仍保留着存储的数据。非易失性存储设备的例子是只读存储器(ROM )、可编程ROM (PROM )、可擦除PROM (EPROM )、电可擦除PROM (EEPROM)、闪存设备、相变随机存取存储器(PRAM)、磁RAM(MRAM)、阻性RAM ( RRAM)、铁电RAM ( FRAM)等等。
技术实现思路
本专利技术提供了可实时响应的非易失性存储器系统、以及存取非易失性存储器设备的方法。本专利技术也提供了可提供多线程函数的非易失性存储器系统、以及存取非易失性存储器设备的方法。本专利技术的实施例提供的存储器系统包括非易失性存储器设备；以及控制器，驱动控制非易失性存储器设备的控制程序，其中即使在对非易失性存储器设备的第一存取操作完成之前，控制程序也可执行对非易失性存储器设备的第二存取操作。在一些实施例中，在第一存取操作完成之前，当指定给第一存取操作的时间结束时，控制程序产生表示第一存取操作完成的响应信号。在其它实施例中，当第一存取操作暂停时，控制程序存储第一存取操作的行进程度。在另外的其它实施例中，在第一存取操作完成之前，当指定给第一存取操作的时间结束时，控制程序暂停第一存取操作。当出现空闲时间时，控制程序重新开始被暂停的第 一存取操作。还在其它实施例中，在第一存取操作被暂停之后，当传递用于第二存取操作的请求时，控制程序执行第二存取操作。当在指定给第二存取操作的时间结束之前第二存取操作完成时，控制程序重新开始第一存取操作，直至指定给第二存取操作的时间结束。仍在其它的实施例中，在第一存取操作被暂停之后，控制程序重新开始第一存取操作，直至传递用于第二存取操作的请求为止。在进一步的实施例中，第一存取操作是第一写操作，第二存取操作是第二写操作或读操作。当在第一写操作被暂停之后传递用于读操作的请求时，控制程序执行读操作。当在第一写操作被暂停之后传递用于第二写操作的请求时，控制程序执行向緩冲器的第二写操作。当出现空闲时间时，控制程序将写入写緩沖器的数据写入非易失性存储器设备。在更进一步的实施例中，非易失性存储器设备和控制器集成到 一个半导体设备中。在更进一步的实施例中，非易失性存储器设备和控制器形成半导体盘设备。在更进一步的实施例中，非易失性存储器设备是闪存设备，控制程序是闪存转才奐层(flash translation layer )。在其它实施例中，控制程序是非易失性地存储在控制器中的固件。仍在其它实施例中，控制程序被配置为带有逻辑电路。在本专利技术的其它实施例中，存取非易失性存储器设备的方法包括根据用于第 一存取操作的请求执行第 一存取操作；虽然第 一存取操作没有完成，但当指定给第一存取操作的时间结束时，暂停第一存取操作；当出现空闲时间时，重新开始暂停的第一存取操作。仍然在其它实施例中，重新开始执行第一存取操作直至传输第二存取操作的请求。在进一步的实施例中，当在指定给第二存取操作的时间结束之前依照用于第二存取操作的请求的第二存取操作完成时，重新开始实施第一存取操作，直至指定给第二存取t喿作的时间结束。在本专利技术更进一步的实施例中，存储系统包括非易失性存储器设备以及控制器，用于驱动控制非易失性存储器设备的控制程序。在此，当指定用于非易失性存储设备的第一存取操作的时间结束时，即便在第一存取操作结束之前，控制程序都向主机传递指示第 一存取操作完成的响应信号。在更进一步的实施例中，当指定给第一存取操作的时间结束时，控制程序暂停第 一存取操作并执行第二存取操作。在又进一步的实施例中，当出现空闲时间时，控制程序重新开始所暂停的第一存取操作。附图说明包括附图以提供对于本专利技术进一步的理解，在此处结合附图并且附图组成该说明书的一部分。附图与说明书一起示出了本专利技术示范性实施例，用于解释本专利技术的原理。在附图中图l是示出通用闪存系统的操作的流程图。图2是示出了根据本专利技术的实施例的存储器系统的框图。图3是示出了根据本专利技术的实施例的存储器系统的4喿作的流程图。图4是示出了图2的存储器系统的控制程序的框图。图5是示出了根据本专利技术的实施例的映射表的操作的框图。图6是示出了由图4的控制程序提供的多线程函数的流程图。图7A到图7C是示出了图4中的控制程序如何存储主和次线程操作的局部变量的图。图8是示出第一类空闲时间的图。图9是示出第二类空闲时间的图。图10是示出了图4的控制程序根据主机的请求进行才喿作的实施例的图。图11是才艮据本专利技术的实施例的控制程序如何实时响应的流程图。图12是示出了包括图2和4的存储器系统的计算系统的实施例的框图。图13是示出了使用闪存的存储器系统的硬件结构的框图；图14是示出了图13的存储器系统的系统软件结构的框图；图15是示出了图14的存储器系统的混合映射方法的框图；图16是示出了存储器系统的通用映射方法的概念图；图17 (a)和图17 (b)示出了图16的数据块和逻辑(log)块之间的页映射关系。图18是示出了通过数据块和逻辑块的合并产生新的数据块的方法的视图19是示出了根据本专利技术的存储器系统的不对称映射方法的概念图；图20是示出了根据本专利技术的另一个实施例的不对称映射方法的流程图；图21是示出了图20的随机写的视图；图22是示出了图20的顺序写的视图23是示出了在数据块中的所有逻辑页(页0，页1和页2)只被逻辑块更新一次的情况的视图24是示出了数据块中的部分逻辑页被逻辑块更新的情况的视图；图25是示出了数据块中的部分逻辑页被逻辑块更新的情况的视图；图26是示出了根据本专利技术的带有闪存设备的计算系统的框图；图27是示出了根据本专利技术的固态》兹盘(SSD)系统的结构的框图；图28示出了根据本专利技术的实施例的存储器系统的框图；并且图29是才艮据本专利技术的另 一个实施例的存储器系统的框图；图30描述了纯与非(pure-NAND)存储器的系统层结构，并且图31是受管理的与非(managed-NAND )存储器的系统层结构。图。 ' 入、。。、、日、 、图33和34描述了根据逻辑映射的合并操作。图35描述了根据本专利技术的示范性实施例的存储器系统的框图。图36描述了示出图35的存储器系统的驱动方法的流程图。图37描述了纯NAND中的主机CPU的操作的时序图。图38描述了图35的CPU和加速器的时序图。图39描述了比较图37和图38的操作性能的图。图40描述示出了根据本专利技术的第二示范性实施例的存储器系统的框图。图41描述了包括本专利技术的存储器系统的计算机系统。图42是描述了根据本专利技术的其它示范性实施例的基于存储器的存储设备的框图。图43是示范性示出根据本专利技术的存储器系统的框图。图44是示出了图43所示的闪存的框图。图45是示出多电平单元的偏置电压的图。图46是示出图44所示的存储器单元的温度变化所导致的阈值电压改变的图。图47是示出用于初始化图43所示的温度传感器的过程的流程图。图48是示出根据本专利技术的依据存储器系统的温度改变的校验电压调整的方法的流程图。图49是示出根据本专利技术的依据本文档来自技高网...

【技术保护点】
一种非易失性存储器设备，包括：　存储器单元阵列，包括多个多电平单元；以及　控制单元，被配置为确定将要存储在存储器单元阵列中的数据的特性，　其中，控制单元被配置为基于该确定选择多个多位编程方法之一，　其中，根据所选择的 多位编程方法将数据存储在存储器单元阵列中，并且当存在最高有效位（ＭＳＢ）数据的编程失败时，多个多位编程方法的至少之一包含最低有效位（ＬＳＢ）数据。

【技术特征摘要】
KR 2008-6-13 55637/08;KR 2008-6-13 55641/08;KR 2001、一种非易失性存储器设备，包括存储器单元阵列，包括多个多电平单元；以及控制单元，被配置为确定将要存储在存储器单元阵列中的数据的特性，其中，控制单元被配置为基于该确定选择多个多位编程方法之一，其中，根据所选择的多位编程方法将数据存储在存储器单元阵列中，并且当存在最高有效位(MSB)数据的编程失败时，多个多位编程方法的至少之一包含最低有效位(LSB)数据。2、 如权利要求1的非易失性存储器设备，其中多个多位编程方法包括第 一 多位编程方法和第二多位编程方法， 如果将要存储的数据的地址对应于存储器单元阵列的第一区域，则控制 单元^l配置为选择第 一多位编程方法作为所选择的多位编程方法，并且如果 将要存储的数据的地址对应于存储器单元阵列的第二区域，则控制单元被配 置为选择第二多位编程方法作为所选择的多位编程方法。3、 如权利要求2的非易失性存储器设备，其中第一区域是数据区，第 二区域是用于校正数据区的保留区。4、 如权利要求2的非易失性存储器设备，其中通过第二多位编程方法 编程MSB数据，在针对数据状态编程之后，针对另一个数据状态执行编程。5、 如权利要求4的非易失性存储器设备，其中在通过第二多位编程方 法进行编程操作中，在编程LSB数据之后编程第一数据状态；在编程第一 数据状态之后编程第二数据状态；并且在编程第二数据状态之后编程第三数 据状态。6、 如权利要求5的非易失性存储器设备，其中第一数据状态对应于最 高阈值电压状态，第二数据状态对应于比第一数据状态低的阈值电压状态， 并且第三数据状态对应于比第二数据状态^f氐的阅值电压状态。7、 如权利要求4的非易失性存储器设备，其中 存储器单元阵列包括用于存储编程执行信息的标志存储器单元， 每当针对每一数据状态完成编程时更新编程执行信息。8、 如权利要求7的非易失性存储器设备，其中如果分别针对数据状态的多个编程阶段之一中产生编程失败，则控制单元通过参考存储在标志存储器单元中的编程执行信息检测其中产生编程失 败的阶段。9、 如权利要求4的非易失性存储器设备，还包括 错误校正电路，用于检测存储器单元阵列中存储的数据是否存在错误； 其中如果分别针对数据状态的多个编程阶段之一中产生编程失败，则控制单元通过参考错误校正单元是否可校正读数据的错误来检测其中产生编 程失败的阶段。10、 如权利要求4的非易失性存储器设备，还包括 存储器控制器，包括...

【专利技术属性】
技术研发人员：李在修，卢羌镐，赵原熙，沈昊俊，崔永准，许在训，宋济赫，赵承德，金善择，吴文旭，朴钟泰，朴赞益，千源汶，李洋燮，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]