３ＤＩＣ叠层中的冷却通道制造技术

一种包括３ＤＩＣ叠层中的冷却通道的集成电路结构，该管芯包括：半导体衬底；第一介电层，在半导体衬底之上；互连结构，包括介电层中的金属线和通孔；多个通道，从半导体衬底内部延伸到介电层内部；以及介电膜，在互连结构之上并密封多个通道的一部分。多个通道被配置为使液体流过其中。？

【技术实现步骤摘要】

本公开总的来说涉及集成电路器件，更具体地，涉及半导体管芯和封装件及其形 成方法。
技术介绍
自从专利技术了集成电路，半导体工业就由于各种电子部件(即，晶体管、二极管、电 阻器、电容器等)的集成密度的持续改进而经历了连续的快速增长。通常，集成密度的这种 改进由最小特征尺寸的反复减小而造成，从而使得更多部件被集成到给定的芯片区域中。 这些集成改进本质上基本是二维(2D)的，这是因为被集成部件占据的体积基本上都在半 导体晶片的表面上。尽管光刻法的显著改进导致了 2D集成电路形成的显著改进，但是对可 以二维实现的密度存在物理限制。这些限制中的一种限制是制造这些部件所需要的最小尺 寸。此外，当将多个器件放在一个芯片上时，需要更加复杂的设计。 为了解决上述问题，通常使用三维集成电路(3DIC)和叠层管芯。管芯被堆叠，并 且叠层管芯中的集成电路通过硅穿孔(TSV， through-siliconvia)来互连或布线。 众所周知，叠层管芯的问题是热耗散。例如，当顶部管芯被堆叠在底部管芯上时， 散热器可安装在顶部管芯上。因此，顶部管芯可具有良好的热耗散性能。然而，在底部管芯 中产生的热量必须在其可到达散热器之前穿过顶部管芯，因此，底部管芯会遭受热耗散问 题。当底部管芯产生大量热量时，例如，当底部管芯是诸如中央计算单元(CPU)的计算管芯 时，该问题就可能变得更加严重。
技术实现思路
根据一个方面，集成电路结构包括管芯，该管芯包括半导体衬底、在半导体衬底 上方的第一介电层、包括介电层中的金属线和通孔的互连结构、从半导体衬底内部延伸至 介电层内部的多个通道以及在互连结构上方并密封多个通道的一部分的介电膜。多个通道 被配置为允许液体流过其中。 还公开了其他实施例。附图说明 为了更加全面理解这些实施例及其优点，现在将结合附图进行以下描述，其中 图1至图18是制造第一晶片/管芯中的通道的中间阶段的截面图； 图19至图23示出了制造第二晶片/管芯中的通道的中间阶段的截面 图24至图26示出了将第一晶片/管芯与第二晶片/管芯的堆叠、流体管(fluidic tube)的安装以及冷却剂的引导；以及 图27示出了通道的顶视图。具体实施例方式下面，详细论述本专利技术实施例的制造和使用。然而，应该理解，这些实施例提供了 可在各种具体情况下具体化的多种可应用的专利技术构思。所论述的具体实施例仅仅是说明性 的，并不限制本公开的范围。 提出了包括冷却通道的新的集成电路结构及其形成方法。示出了制造实施例的中 间阶段。论述了实施例的变化和操作。在各视图和说明性实施例中，类似的参考标号用于 表示类似元件。 参考图l，提供了包括衬底10的晶片2。晶片2也被称为底部晶片。衬底10可以 是诸如体硅衬底的半导体衬底，尽管其可以包括其他半导体材料，诸如，III族元素、IV族 元素和/或V族元素。诸如晶体管(未示出)的半导体器件可以形成于衬底10的前面/ 前侧10a(图1中面朝上的表面10a)。 衬底穿孔(TSV)20(也表示为20_1或20_2)被形成为从衬底10的前表面10a延 伸到衬底10中。隔离层22形成在TSV 20的侧壁和底部上，并且使TSV 20与衬底10电绝 缘。隔离层22可以由通用的介电材料(例如，氮化硅、氧化硅(如正硅酸乙酯(TEOS)氧化 物)等)形成。TSV 20包括作为用于引导电信号的信号TSV的TSV 20_2以及用于形成用 来引导诸如水的冷却剂的通道的TSV 20_1。 互连结构12(包括形成在其中的金属线23和通孔25)形成在衬底10的前侧10a 上，并且可以连接至半导体器件。互连结构12可包括通常已知的内层间介电(ILD)层(诸 如示例层19)和金属层间介电aMD)层21，其可以由具有低于约2.5(或者甚至低于约2. 0) 的k值的低k介电材料形成。另外，钝化层(诸如示例层27)可形成为互连结构12的顶面 部分。钝化层可以由诸如氧化硅、氮化硅、非掺杂硅玻璃(USG)、聚酰亚胺和/或其多层的材 料形成。介电层19、21和27、金属线23以及通孔25的细节在后续的附图中没有示出，尽管 它们可以形成在每个实施例中。 在形成互连结构12期间，也形成了通道结构14，其还包括金属线(例如，水平延伸 的部分)和通孔(例如，垂直延伸的部分)。通道结构14以及用于信号连接的金属线和通 孔的形成可包括公知的镶嵌工艺。因此，通道结构14可由铜、铜合金等形成。另外，通道结 构14还可以包括扩散势垒材料，诸如钛、钽、氮化钛和氮化钽。通道结构14可包括多个互 连部分，每一个均形成围绕一部分介电层的金属管。通道结构14可包括不垂直对准于下部 的上部和/或垂直对准于下部的上部。 接下来，如图2所示，去除被通道结构14围绕的一部分介电材料(下文也称为通 道介电材料)。去除工艺可包括形成覆盖晶片2的掩模16、然后图样化掩模16，使得露出通 道介电材料，同时覆盖介电材料的其他部分。然后，例如通过诸如湿蚀刻的等向性蚀刻来去 除通道介电材料。通过去除通道介电材料留下的空间是通道18。根据所得到通道的设计 以及通道终止的位置，可以将铜、鸨、硅、金属硅化物等用作蚀刻停止层来停止蚀刻。例如， 在通道18的侧壁上，通道结构14中的铜可用于停止蚀刻，而在通道18的底部20，通道18可以面向衬底IO，因此，诸如硅化镍或硅化钴的金属硅化物可用于停止蚀刻。在一个实施 例中，通道18包括主通道18_1和连接至主通道18_1的柱状通道(shaft) 18_2。柱状通道 18_2的形成可帮助去除填充主通道18_1的通道介电材料。另外，在所得到集成电路结构的 使用中，柱状通道18_2还起到用于引导冷却剂的的通道的作用。 应该注意，图2所示的通道18可路过互连结构12的各层进行布线。作为通道布 线的结果，通道18可包括在不同介电层中并且彼此不垂直重叠的部分18_4和18_5。这提 供了用于定制通道18的设计的能力，使得只有介电层的期望部分具有贯通的通道IS，而介 电层的非期望部分不具有贯通的通道18。例如，互连结构12中的一些金属层(诸如，金属 层1和2，分别称为Ml和M2)可以仅具有贯通的最小量的通道18，而诸如M8和M9的其他 部分可以具有大量通道。 参照图3，掩模16被去除，并且介电膜22被层压在晶片2上。介电膜22可以是 由聚酰亚胺、聚对亚苯基苯并二噁唑(PBO)、环氧树脂、底层填料材料等形成的干膜。另外， 介电膜22可以是光敏干膜，使得层压并图样化介电膜22的步骤被简化。在示例性实施例 中，介电膜22由DuPont⑧提供的PerMX300持久性光刻胶制成。通过使层压的介电膜22 覆盖通道18，通道18被密封但未被填充。 接下来，如图4所示，对介电膜22进行图样化，并形成凸块24，从而得到如图5所 示的结构。凸块24可以是焊料凸块。在其他实施例中，凸块24可以是包括铜区以及铜区 上的镍层(未示出)的铜凸块。另外，薄的焊料层(未示出)或薄的金层(未示出)可以 被镀在镍层的顶部之上。凸块24可连接至衬底10的表面处的集成电路器件(未示出)，和 /或电连接至信号TSV 20_2。 图6示出了衬底10的背侧10b的抛光，使得露出了TSV 20。接下来，如图7所示， 执行背侧光刻法，并形本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：第一管芯，包括：第一半导体衬底；第一介电层，在所述第一半导体衬底之上；第一互连结构，处于所述第一介电层中；第一多个通道，从所述半导体衬底的内部延伸至所述第一介电层的内部；以及第一介电膜，在所述第一互连结构之上并密封所述第一多个通道的一部分，其中，所述第一多个通道被配置为使液体流过其中。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：卿恺明，萧景文，王宗鼎，曾明鸿，陈承先，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]