引线键合芯片级封装方法技术

本发明专利技术提供了一种引线键合芯片级封装方法，包括如下步骤：提供带有若干半导体器件的晶圆；将第一个半导体器件的表面的焊盘与相邻的半导体器件的表面的焊盘通过引线相连接，形成若干个由第一个半导体器件与相邻半导体器件相连接构成的半导体器件组；在晶圆的上表面涂覆绝缘胶；对晶圆进行第二次切割；在晶圆的第二次切割表面涂覆绝缘胶；在露出来的硅层上生长导电层；沿着半导体器件组的边界进行切割形成独立的封装器件。本发明专利技术还提供了另外一种引线键合芯片级封装方法。本发明专利技术的优点在于不需要特殊的先进工艺设备和特殊芯片布局，降低制造成本；封装器件被绝缘胶包裹，充分的保护芯片不受诸如湿气等环境因素的损害，提高器件的使用寿命。

Wire bonding chip level packaging method

The invention provides a wire bonding chip level packaging method comprises the following steps: providing a plurality of semiconductor wafer; the pad surface semiconductor device pad surface of the first semiconductor device and the adjacent through lead wires connected to form a plurality of the first semiconductor device and semiconductor device adjacent phase the connection of a semiconductor device group; coated on the surface of wafer in insulating glue; second for cutting wafer; cutting surface coated with insulating glue in second wafer; growth of conductive layer on a silicon layer exposed on the formation of independent packaging devices; cutting along the boundary of the semiconductor device group. The invention also provides another chip bonding method for wire bonding. The invention has the advantages of no need of special advanced process equipment and special chip layout, reduce manufacturing cost; packaging device insulated rubber package, full protection chip is not affected by factors such as moisture and other damage to the environment, improve the service life of the device.

【技术实现步骤摘要】

本专利技术涉及半导体封装领域，特别涉及包含。
技术介绍
随着社会的发展，社会对芯片的要求向更小、更薄发展。减小电子器件体 积的一个方法就是增加芯片的复杂度来减小在器件中占有的空间。同时，縮小 芯片封装外壳的体积也可以达到这个目标。传统的芯片封装外壳是采用一个金 属框架来导通电路内部和外部引脚之间的电信号，但传统的封装外壳的尺寸会 受到引线框架尺寸的限制。对小型化器件的需求也推动了更先进的封装技术的发展，如芯片级封装工艺(CSP)就是目前半导体封装领域内一种先进的封装技术。芯片级封装工艺发展了更小的外部轮廓和焊接面。与传统的半导体封装技术采用引线框架不同 的是，芯片级封装技术采用镀金属法来生成接触面，实现内部芯片与外界接触 的功能。此外，芯片用黑胶塑封起来以保护不受环境的影响和防止折曲。以上 技术的采用使得封装后半导体器件的体积与芯片本身的体积非常接近，不会造 成封装后半导体芯片的体积明显增大。封装体积的减小有利于同时集成更多的 电路来加强电子器件的功能并縮小整个电子功能器件的体积。传统的CSP的缺点在于需要采用更先进的工艺设备和特殊的芯片布局， 提高了封装的工艺成本；并且传统的CSP封装技术还不能十分充分的保护的 芯片不受诸如湿气等环境因素的损害，这样会影响器件的使用寿命。
技术实现思路
本专利技术所要解决的技术问题是，提供一种不需要特殊的先进工艺设备和特 殊芯片布局的芯片级封装方法，降低工艺成本，且这种方法可以充分的保护芯 片不受诸如湿气等环境因素的损害，提高器件的使用寿命。为了解决上述问题，本专利技术提供了一种，包括如 下步骤提供带有若干半导体器件的晶圆，这些器件都通过划片区彼此隔开，每个半导体器件至少有一个焊盘；对晶圆进行第一次切割，从晶圆的上表面切割划片区，而且不切穿晶圆；将第一个半导体器件的表面的焊盘与相邻的半导 体器件的表面的焊盘通过引线相连接，形成若干个由第一个半导体器件与相邻 半导体器件相连接构成的半导体器件组；在晶圆的上表面涂覆绝缘胶，绝缘胶 填满第一次切割形成的切割槽，并覆盖半导体器件组表面的引线；对晶圆进行 第二次切割，从晶圆的下表面切割与第一次切割相对应的区域；在晶圆的第二 次切割表面涂覆绝缘胶，填满第二次切割形成的切割槽；抛光晶圆背面至露出 硅层；在露出来的焊盘上生长导电层；沿着半导体器件组的边界进行切割形成 独立的封装器件，所形成的封装器件包含由第一半导体器件和若干个相邻的半 导体器件通过一根或多根引线相连接构成的半导体器件组。可选的，所述引线是完全被绝缘胶塑封起来的。可选的，所述绝缘胶为黑胶。可选的，所述通过引线连接相邻两个半导体器件的焊盘，包括在第一个半 导体器件和相邻半导体器件表面上的焊盘上添加导电焊料凸块。可选的，所述第一次切割的切割槽与第二次切割的切割槽深度之和不小于 晶圆的厚度。可选的，所述第一次切割的切割槽宽度小于第二次切割的切割槽的宽度。 可选的，所述在露出来的焊盘上生长的导电层的材料是金属。 可选的，所述第一半导体器件上的一个有源终端连接到了晶圆的第一表面 上的焊盘，第一个半导体器件上其它有源终端位于晶圆反面的第二表面，并通 过其相邻的第二半导体器件连接到了晶圆的第一表面相对应的其它他焊盘上。本专利技术还提供了另一种，包括如下步骤提供带 有若干半导体器件的晶圆，这些器件都通过划片区彼此隔开，每个半导体器件至少有一个焊盘；研磨晶圆背面至芯片的设计厚度；对晶圆进行第一次切割，从晶圆的上表面切割划片区，而且不切穿晶圆；在晶圆背面生长导电层；沿着 第一次切割的区域在晶圆的上表面对晶圆进行第二次切割，而且不切穿晶圆； 将第一半导体器件的表面的焊盘与相邻的半导体器件的表面的焊盘通过引线 相连接，形成若干个由第一半导体器件与相邻半导体器件相连接构成的半导体 器件组；在晶圆的上表面涂覆绝缘胶，绝缘胶填满第一次和第二次切割形成的 切割槽；对晶圆进行第三次切割，切割晶圆的背面至露出第二次切割形成的切 割槽中的绝缘胶；在晶圆背面的第三次切割槽内涂覆绝缘胶；沿着半导体器件 组的边界进行切割形成独立的封装器件，所形成的封装器件包含由第一半导体 器件与若干个相邻的半导体器件通过一根或多根引线相连接构成的半导体器 件组。可选的，所述引线是完全被绝缘胶塑封起来的。可选的，所述在第三次切割槽之后涂覆的绝缘胶不覆盖焊盘。可选的，所述绝缘胶为黑胶。可选的，所述在晶圆背面生长的导电层覆盖整个晶圆的背面。 可选的，所述导电层的材料是金属。可选的，所述第三次切割的切割槽宽度大于第一次切割的切割槽宽度。 可选的，所述第三次切割的切割槽深度大于第一次切割的切割槽深度。 可选的，所述第兰次切割的切割槽宽度大于第二次切割的切割槽宽度。 可选的，所述通过引线连接相邻两个半导体器件的焊盘，包括在第一个半导体器件和相邻半导体器件表面上的焯盘上添加导电焊料凸块。可选的，所述第二次切割的切割槽与第三次切割的切割槽深度之和不小于晶圆的厚度。8可选的，所述第一半导体器件上的一个有源终端连接到了半导体器件组表 面上对应的焊盘，第一半导体器件上其它有源终端通过其相邻的其它半导体器 件连接到了半导体器件组表面相对应的焊盘上。本专利技术的优点在于-1、 本专利技术提供的工艺方法不需要特殊的先进工艺设备和特殊芯片布局的 芯片级封装方法，降低制造成本。2、 封装器件所有的表面被绝缘胶包裹，充分的保护芯片不受诸如湿气等 环境因素的损害，提高器件的使用寿命。附图说明附图1所示为本专利技术所提供的的第一种具体实施 方式的工艺流程附图2至附图9所示为本专利技术所提供的的第一种具体实施方式的工艺示意附图10所示为本专利技术所提供的的第二种具体实 施方式的工艺流程附图11至附图19为本专利技术所提供的的第二种具 体实施方式的工艺示意图。具体实施方式下面结合附图对本专利技术的具体实施方式加以说明。如图1所示为本专利技术所提供的的第一种具体实施 方式的工艺流程图。执行步骤SIO,提供带有若干半导体器件的晶圆，这些器 件都通过划片区彼此隔开，每个半导体器件至少有一个焊盘；执行步骤Sll， 对晶圆进行第一次切割，从晶圆的上表面切割划片区，而且不切穿晶圆；执行 步骤S12，将第一半导体器件的表面的焊盘与相邻的半导体器件的表面的焊盘 通过引线相连接，形成若干个由第一半导体器件与相邻半导体器件相连接构成的半导体器件组；执行步骤S13，在晶圆的上表面涂覆绝缘胶，绝缘胶填满第 一次切割形成的切割槽，并覆盖半导体器件组表面的引线；执行步骤S14，对 晶圆进行第二次切割，从晶圆的下表面切割与第一次切割相对应的区域；执行 步骤S15，在晶圆的第二次切割表面涂覆绝缘胶，填满第二次切割形成的切割 槽；执行步骤S16，抛光晶圆背面至露出硅层；执行步骤S17，在露出来的硅 层上生长导电层；执行步骤S18，沿着半导体器件组的边界进行切割形成独立 的封装器件，所形成的封装器件包含由第一半导体器件和若干个相邻的半导体 器件通过一根或多根引线相连接构成的半导体器件组。 图2至图9为本具体实施方式的工艺示意图。参考步骤SIO，提供带有若干半导体器件的晶圆，这些器件都通过划片区 彼此隔开，每个半导体器件至少有一个焊盘。芯片级封装的基础是一个有大量 的电路单元的晶圆，这些电路单元都是彼此分隔的，每个电路单元都有焊盘用 于连接本文档来自技高网...

【技术保护点】
一种引线键合芯片级封装方法，其特征在于，包括如下步骤：　提供带有若干半导体器件的晶圆，这些器件都通过划片区彼此隔开，每个半导体器件至少有一个焊盘；　对晶圆进行第一次切割，从晶圆的上表面切割划片区，而且不切穿晶圆；　将第一半导体器件的表面的焊盘与相邻的半导体器件的表面的焊盘通过引线相连接，形成若干个由第一半导体器件与相邻半导体器件相连接构成的半导体器件组；　在晶圆的上表面涂覆绝缘胶，绝缘胶填满第一次切割形成的切割槽，并覆盖半导体器件组表面的引线；对晶圆进行第二次切割，从晶圆的下表面切割与第一次切割相对应的区域；　在晶圆的第二次切割表面涂覆绝缘胶，填满第二次切割形成的切割槽；　抛光晶圆背面至露出晶圆表面；　在露出来的晶圆表面上生长导电层；　沿着半导体器件组的边界进行切割形成独立的封装器件，所形成的封装器件包含由第一半导体器件和若干个相邻的半导体器件通过一根或多根引线相连接构成的半导体器件组。

【技术特征摘要】
1. 一种引线键合芯片级封装方法，其特征在于，包括如下步骤提供带有若干半导体器件的晶圆，这些器件都通过划片区彼此隔开，每个半导体器件至少有一个焊盘；对晶圆进行第一次切割，从晶圆的上表面切割划片区，而且不切穿晶圆；将第一半导体器件的表面的焊盘与相邻的半导体器件的表面的焊盘通过引线相连接，形成若干个由第一半导体器件与相邻半导体器件相连接构成的半导体器件组；在晶圆的上表面涂覆绝缘胶，绝缘胶填满第一次切割形成的切割槽，并覆盖半导体器件组表面的引线；对晶圆进行第二次切割，从晶圆的下表面切割与第一次切割相对应的区域；在晶圆的第二次切割表面涂覆绝缘胶，填满第二次切割形成的切割槽；抛光晶圆背面至露出晶圆表面；在露出来的晶圆表面上生长导电层；沿着半导体器件组的边界进行切割形成独立的封装器件，所形成的封装器件包含由第一半导体器件和若干个相邻的半导体器件通过一根或多根引线相连接构成的半导体器件组。2. 根据权利要求1所述之引线键合芯片级封装方法，其特征在于，所述引线 是完全被绝缘胶塑封起来的。3. 根据权利要求1或2所述之引线键合芯片级封装方法，其特征在于，所述 绝缘胶为黑胶。4. 根据权利要求1所述之引线键合芯片级封装方法，其特征在于，所述通过 引线连接相邻两个半导体器件的焊盘，包括在第一个半导体器件和相邻半 导体器件表面上的焊盘上添加导电焊料凸块。5. 根据权利要求1所述之引线键合芯片级封装方法，其特征在于，所述第一 次切割的切割槽与第二次切割的切割槽深度之和不小于晶圆的厚度。6. 根据权利要求1所述之引线键合芯片级封装方法，其特征在于，所述第一次切割的切割槽宽度小于第二次切割的切割槽的宽度。7. 根据权利要求1所述之引线键合芯片级封装方法，其特征在于，所述在露 出来的焊盘上生长的导电层的材料是金属。8. 根据权利要求1所述之引线键合芯片级封装方法，其特征在于，所述第一 半导体器件上的一个有源终端连接到了晶圆的第一表面上的焊盘，第一个 半导体器件上其它有源终端位于晶圆反面的第二表面，并通过其相邻的第 二半导体器件连接到了晶圆的第一表面相对应的其它焊盘上。9. 一种引线键合芯片级封装方法，其特征在于，包括如下步骤提供带有若干半导体器件的晶圆，这些器件都通过划片区彼此隔开，每个半导体器件至少有一个焊盘； 研磨晶圆背面至芯片的设计厚度；对晶圆进行第一次切割，从晶圆的上表面切割划片区，而且不切...

【专利技术属性】
技术研发人员：谭小春，郭俊，
申请(专利权)人：上海凯虹科技电子有限公司，
类型：发明
国别省市：31[中国|上海]