本发明专利技术涉及一种增加高压集成电路器件集成密度的半导体结构及制造方法，针对高压集成电路采用ＰＮ结隔离和穿透扩散占用较大面积以及常规深槽隔离存在高台阶、高电场、高应力和不良钳位隐患的问题，本发明专利技术采用深槽扩散隔离和深槽穿透扩散结构，实现了对高压器件集成密度的提高及器件性能的提升。采用本发明专利技术方法，最大可以缩小３５％以上的高压集成电路面积，提高了高压集成电路的集成密度，相对于普通穿透结构可以减薄外延层厚度，简化高压集成电路器件结构的工艺设计，有效地解决了常规深槽隔离结构存在的高台阶、高电场、高应力和不良钳位隐患。本发明专利技术方法适用于高压半导体器件和集成电路的结构设计及制造领域。
【技术实现步骤摘要】
本专利技术涉及一种高耐压半导体集成电路的半导体结构，特别涉及一种增加高压集 成电路器件集成密度的半导体结构及制造方法，它适用于高压半导体器件和集成电路的结 构设计及制造领域。
技术介绍
在高压半导体器件和集成电路的结构及制造中，尤其是在那些需要器件之间在半 导体内部进行隔离和进行内部深处低阻连接时，通常采用的是PN结隔离和隐埋扩散层上 (以下简称埋层)加同型穿透扩散层(以下简称穿透)，再结合硅片外延等方式来获得适当 的结构，以满足特定集成电路的需要，这种方式在高性能双极型集成电路制造过程中是比 较典型的基本结构。在30V以上双极高压集成电路PN结隔离时，通常采用对通隔离，SP外 延前进行相应埋层扩散，外延后在从硅片表面进行隔离扩散，通过外延前埋层和外延后的 隔离扩散相向扩散，使得上下PN结隔离更容易隔断器件之间的电气连接，这样也可以略微 减少器件隔离环所占面积，但是受限于外延层杂质外溢控制，一般隔离用的埋层浓度不宜 过高，这限制了对通隔离效果。一般下隔离向上扩散只占外延厚度的1/3，因此上隔离扩散 厚度占据外延层厚度很大比例，这样因横向扩散导致器件所占面积也比较大。另外，双极集成电路中的双极器件，BCD功率集成电路中的集成VDMOS器件等，一 般都需要一个与埋层低阻互连的穿透扩散层，来降低VDMOS和双极器件饱和压降和相应的 导通电阻，提高这些器件驱动能力和快速处理电信号等性能。一般情况下，受限于外延层杂 质外溢以及不需像隔离那样将外延厚度全部隔断，穿透不需像对通隔离那样采用扩散速度 很快的埋层来形成对通型穿透。穿透的埋层杂质层一般是扩散速度很慢的杂质，随着穿透 扩散分布杂质浓度的逐渐减小，导致其导通电阻增加。穿透不同于隔离，隔离要求隔断整个 外延层厚度，而穿透要求其与埋层之间导电通路电阻最小，并不一定要穿透整个外延层，即 使如此，这也导致穿透面积有所增加。随半导体集成电路工艺技术的进一步发展，为进一步减小隔离寄生电容和面积， 现已开发出深槽刻蚀加沟槽底部沟道阻断离子注入技术，并已经广泛应用于商业生产中， 这种技术是采用深槽刻蚀技术刻蚀出深的矩形或者U形槽，在深槽的底部注入适当剂量和 适当类型的杂质后，低淀或者热氧化一层较薄的介质，利用CVD多晶硅将深槽填满，再经过 硅片表面多晶的平整化处理后，获得器件集成所需的隔离结构。深槽加底部沟道阻断离子注入技术将普通的PN结隔离的高压集成电路面积进行 了压缩。但这种深槽隔离工艺中，深槽侧壁的氧化层或者其它介质层不宜太厚，如果太厚， 在后续工艺加工过程中容易产生很高的台阶或者沟槽，导致光刻或者互连失效；较厚的介 质层由于与半导体材料膨胀系数差异较大，导致半导体内过强的应力，在后续工艺过程中 导，将使半导体结构内产生大量缺陷，导致集成电路隔离漏电，引起集成电路的失效；在高 压工作时，较薄的深槽侧壁氧化层或者其它介质层在深槽底部产生过强的电场，导致器件 的过早击穿而失效；深槽底部沟道阻断离子注入的区域没有进行电位钳位，或钳位电阻很3大，基本处于浮空状态，容易导致器件触发闭锁或者漏电。另外，由于这种集成电路结构还 存在与埋层低阻互连的穿透扩散层，对于高压集成电路来说，穿透要达到与埋层良好的接 触，需要很高温度和长时间的扩散，必然有严重的横向扩散，而这将导致器件面积无法进一 步缩小。综上所述，在常规的高压集成电路的PN结隔离结构中，由于其隔离和穿透存在不 可避免的横向扩散，导致其电路的面积增加；深槽加底部沟道阻断离子注入技术，虽然改善 了 PN结隔离占用面积较大的缺点，但仍存在着深槽侧壁薄氧化层或者介质层的高台阶、高 电场、高应力和不良钳位等潜在问题。
技术实现思路
针对上述高压集成电路中的电路面积增加以及深槽隔离侧壁介质层的高台阶、高 电场、高应力和不良钳位的问题，本专利技术提供了一种增加高压集成电路器件集成密度的半 导体结构及制造方法。本专利技术解决上述技术问题的技术方案在于，本专利技术的一种增加高压集成电路器件 集成密度的半导体结构及制造方法包括半导体衬底1，半导体2，埋层3，隔离深槽扩散区4，隔离深槽填充多晶5，穿透深槽 扩散区6，穿透深槽填充多晶7，介质层8，隔离深槽金属接触扩散层9，穿透深槽金属接触扩 散层10，金属层11。其中半导体衬底ι与半导体2是相反导电类型半导体材料。埋层3导电类型与半 导体2相同，且埋层3杂质浓度大于半导体2的杂质浓度；隔离深槽扩散区4导电类型与 半导体衬底1相同，隔离深槽扩散区4杂质浓度大于半导体衬底1，也大于半导体2杂质浓 度；穿透深槽扩散区6导电类型与半导体2相同，也与埋层3相同，穿透深槽扩散区6杂质 浓度大于半导体2杂质浓度；隔离深槽金属接触扩散层9导电类型与隔离深槽扩散区4相 同，穿透深槽金属接触扩散层10导电类型与穿透深槽扩散区6相同。所述隔离深槽扩散区4与穿透深槽扩散区6是相反导电类型扩散区，不用同一次 深槽刻蚀过程和扩散来形成。扩散区4和扩散区6分别形成，可以先刻蚀隔离深槽后再进 行扩散区4扩散，然后再刻蚀穿透深槽后再形成扩散区6 ；或者先刻蚀穿透深槽后再进行扩 散区6扩散，然后再刻蚀隔离深槽后再形成扩散区4。无论扩散区4还是扩散区6，只进行 杂质预扩散，不单独进行杂质再扩散。所述隔离深槽扩散区4杂质浓度面密度要求大于2 X IO12CnT2。所述隔离深槽或者穿透深槽扩散后采用不掺杂多晶5或7将深槽填充。所述隔离深槽扩散区4和穿透深槽扩散区6表面进行相应杂质类型高浓度的杂质 扩散，分别形成杂质扩散区9和10，以便进行良好的金属化欧姆接触，对隔离深槽扩散区4 或穿透深槽扩散区6有良好的电压钳位，或者所述金属接触扩散层9和10在深槽扩散区4 和6浓度足够形成金属欧姆接触以及此处金属接触孔能够被深槽扩散区4和6完全包含情 况下可以省略。所述隔离深槽扩散区4要求与半导体衬底1相连接，穿透深槽扩散区6与埋层3 相连接。有益效果本专利技术的一种，由于采 用了上述技术方案，其与常规高压集成电路相比，具有以下优点1)由于本专利技术的深槽刻蚀是接近于室温的工艺，替代了通常需要高温长时间来形 成类似功能的隔离和穿透扩散，因而能够大幅度降低高压集成电路工艺处理温度，减少了 处理时间。2)由于采用低温的深槽刻蚀和短时间的预扩散替代高温长时间隔离和穿透扩散， 也避免了高温长时间固有的横向扩散，这可以将固有的横向扩散占用的面积节约下来，以 30-40V高压双极集成电路一维剖面结构为例，设基区结构占4个外延层厚度，隔离穿透占 1个外延厚度，那么采用本方法的隔离和穿透可以最大减小2. 8个外延层厚度的尺寸，仅一 维尺寸就可节约2. 8/(2. 8+4+1) = 35%的面积，考虑二维平面情况，节约的面积将更大。3)对于高压集成电路，省略掉了对通隔离埋层杂质在外延生长时对外延电阻率的 干扰，使得外延质量可控性得到提高。普通的对通隔离需要在外延前进行隔离埋层生长，多 数情况下是采用的硼埋层，由于硼在外延过程中的自掺杂作用，将导致外延电阻率的失控， 一般硼埋层的杂质浓度都不能太高，这也降低了对通隔离的效果，导致外延后的隔离扩散 需要更高的处理温度和时间来达到对通隔离的目的高温长时间的处理将必然导致较大的 面积。而采用本专利技术不需要外延前的隔离埋层生长，从而避免的这个问本文档来自技高网...
【技术保护点】
【技术特征摘要】
一种增加高压集成电路器件集成密度的半导体结构及制造方法，包括半导体衬底1，半导体2，埋层3，隔离深槽扩散区4，隔离深槽填充多晶5，穿透深槽扩散区6，穿透深槽填充多晶7，介质层8，隔离深槽金属接触扩散层9，穿透深槽金属接触扩散层10，金属层11，其中，半导体衬底1与半导体2是相反导电类型半导体材料，埋层3导电类型与半导体2相同，且埋层3杂质浓度大于半导体2的杂质浓度；隔离深槽扩散区4导电类型与半导体衬底1相同，隔离深槽扩散区4杂质浓度大于半导体衬底1，也大于半导体2杂质浓度；穿透深槽扩散区6导电类型与半导体2相同，也与埋层3相同，穿透深槽扩散区6杂质浓度大于半导体2杂质浓度；隔离深槽金属接触扩散层9导电类型与隔离深槽扩散区4相同，穿透深槽金属接触扩散层10导电类型与穿透深槽扩散区6相同。2.根据权利要求1所述的增加高压集成电路器件集成密度的半导体结构及制造方法， 其特征在于所述隔离深槽扩散区4与穿透深槽扩散区6是相反导电类型扩散区，不用同一 次深槽刻蚀过程和扩散来形成；扩散区4和扩散区6分别形成，可以先刻蚀隔离深槽后再进 行扩散区4扩散，然后再刻蚀穿透深槽后再形成扩散区6 ；或者先刻蚀穿透深槽后再进行...
【专利技术属性】
技术研发人员：谭开洲，张静，张正璠，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：85
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。