【技术实现步骤摘要】
本公开大体上涉及半导体封装，且更特定来说，涉及经配置以加速3d ic及先进系统级封装(sip)的互连缩放的半导体封装。
技术介绍
1、传统晶体管的2d几何微缩正快速接近难度最高、在突破上可能有许多待克服瓶颈的部分的“红砖墙”,尽管最近归因于工程及材料科学的伟大成就而有很大发展，涉及极其复杂的多步光刻图案化、新型应变增强材料及金属氧化物栅极。3d ic(3d集成电路)集成表示与传统2d ic及2d封装集成的根本不同在于：在ic、中介层或衬底上垂直堆叠ic及/或晶体管层以提供极其密集ic。3d ic已被公认为下一代半导体技术，其具有高性能、低功耗、小物理大小及高集成密度的优点。3d ic提供一种途径来不断满足下一代装置的性能/成本要求，同时保持更宽松栅极长度及更低工艺复杂性。3d ic的商业应用主要包含高带宽存储器(hbm)及混合存储立方体，其是基底裸片上的3d存储器堆叠，如由图1中的906所说明。
2、最近，还展示了逻辑/处理器ic上的高速缓存。展望未来，3d ic应用的数目将稳定增加。预期3d ic将在例如高性能计算(hpc)、数据中心、ai(人工智能)/ml(机器学习)、5g/6g网络、图形、智能手机/可穿戴设备、汽车及需要“极致”、超高性能、高能效装置的其它应用的应用中找到广阔应用。这些装置包含cpu(中央处理单元)、gpu(图形处理单元)、fpga(现场可编程门阵列)、asic(专用集成电路)、tpu(张量处理单元)、集成光子学、ap(手机应用处理器)及数据包缓冲/路由器装置。
3、商用3d ic(
4、为了加速采用，必须经由ic封装系统协同设计以更全面方式架构3d ic系统，其涉及硅ip、ic/小芯片及ic封装且解决伴随功率及热挑战。与2d封装的每“平方厘米”ppac(性能、功率、面积及成本)优化相比，3d ic的ic封装系统协同设计旨在实现每“立方毫米”ppac优化，其中在所有权衡决策中现在必须考虑涵盖ic、中介层、ic封装衬底、ic封装及系统印刷电路板(pcb)的垂直尺寸。3d ic通常含有行业必须提供的最先进ic。先进ic现今可含有数千亿个晶体管，其通过前段工艺(feol)工艺制造且有时通过后段工艺(beol)sio2/cu(二氧化硅/铜)及低κ介电质(κ＝相对介电常数)/cu rdl工艺构建的多层级(10个或更多个层)垂直互连件内的超过30英里互连件来互连。连接微小且紧密堆积晶体管的低层级互连件或线称为局部互连件(lc)，其通常又细又短。在ic beol结构中较高的全局互连件(gc)在不同电路块之间行进且通常又粗又长且相距甚远。互连布线层之间的通孔或连接允许信号及功率从一个层传输到下一层。在ic层级之外(且如图1中可见)，先进存储器及逻辑ic通常通过中介层上的rdl中的pi/cu(聚酰亚胺/cu)互连布线/微通孔层、中介层及有源裸片中的铜tsv及基于有源裸片上的铜柱微凸块的倒装芯片接合来互连。中介层继而使用焊料凸块来安装于ic封装衬底上，例如含有多个abf(日本ajinomoto fine-techno公司的ajinomoto堆积膜)/cu互连层及铜填充电镀通孔(pth)的层压衬底，其中层压衬底组装于pcb上。3d ic的性能取决于通过ic、中介层、ic衬底及pcb中的这些细线移动信号及功率的能力。此陈述不仅应用于2.5d ic(见图1)，而且应用于其它先进sip(系统级封装)，尤其是扇出结构(见图2)、嵌入式sip(见图3)及硅光子学(图23a及23b)以及其组合。
5、随着晶体管变得越来越小(随着ic或硅技术缩放不断发展)，ic上的互连件的大小及r与c的乘积(即，rc)也必须缩放，其中r为电阻且c为电容。快速芯片需要低rc值，因为装置速度与rc成反比。涵盖ic、中介层、ic衬底及3d ic封装的互连件尺寸(主要是线宽(l)/线间距(s))、通孔的直径及间距及接合垫间距的压缩或减小电子必须行进的距离、线电阻r及功率损耗，有助于晶体管速度不断提高，同时使其它条件保持相同。20世纪90年代从铝互连件到低电阻铜互连件的迁移也有助于减小先进ic的r值(且提高可靠性)。与纯二氧化硅的κ＝4.2相比，现今用于先进ic的beol结构中的低κ介电质(κ＝2.5)也减小c值，因为电容是介电质κ值的函数。相比之下，用于中介层的rdl、ic层压衬底中的abf及pcb中的fr4/5中的聚酰亚胺的κ值分别为2.78到3.48、3.2到3.4及3.3到4.8，取决于玻璃纤维编织方式。
6、对于含有位置近距离紧密的最先进不同ic的3d ic，互连缩放不仅需要涵盖ic而且需要涵盖中介层、ic封装衬底、ic封装及pcb以获得3d ic的全部益处。尽管3d ic比2d集成实现显著益处，但在有源裸片中晶体管的尺寸与tsv的尺寸之间存在明显差异或不对称。现今，现代晶体管的沟道长度已达到10nm或更小，其远小于有源ic中几微米的典型tsv的直径。另外，以下的l/s、通孔间距及互连接合垫间距存在明显差异：(1)晶片beol与中介层工艺之间；(2)中介层与ic衬底工艺之间；及(3)ic衬底与系统级pcb工艺之间。如图4中可见，l/s及层厚度从pcb到ic衬底到先进sip(例如晶片级扇出封装)到晶片beol减小以涵盖l/s从100μm/100μm到0.2μm/0.2μm及层厚度从100μm到0.1μm的宽范围。关于图5中所展示的tsv尺寸及互连接合垫间距，有源裸片及中介层中的tsv的间距可为1μm到40μm，而较薄有源裸片通常趋向于比较厚中介层实施更小间距。在hbm裸片堆叠上，sk hynix最近发布由12个dram裸片(各自约30μm厚)组成的其hbm3 dram，其中μm级tsv安装于控制ic上。相比之下，堆积层压衬底中的电镀通孔可具有小到30μm直径及约50μm间距。pcb的对应通孔尺寸通常远大于ic衬底的通孔尺寸且趋向于随应用大幅变化。
7、仍参考图5，倒装芯片组合件及新兴铜混合接合是现今使用的两种主要芯片/互连接合技术。3d ic的接合垫间距或i/o缩放(及其它所需sip)是为高性能计算及在存储器中(in-memory)计算应用提供更高带宽及更低功率的关键。基于超精细间距微凸块焊料的主流倒装芯片可实现40μm的芯片到芯片接合的接合间距，而用于芯片到芯片接合或硅层接合的无焊料铜本文档来自技高网...
【技术保护点】
1.一种半导体封装，其包括：
2.根据权利要求1所述的半导体封装，其进一步包括承载所述IC块及所述第一衬底的第二衬底，所述第二衬底包括面向所述第三互连层的第四互连层，其中所述第二互连层或所述第三互连层中的至少一者由与所述第四互连层的对应介电材料及对应导电材料基本上相同的介电材料及导电材料组成。
3.根据权利要求2所述的半导体封装，其中所述第一互连层及所述第二互连层经无焊接合，且其中所述第三互连层及所述第四互连层经无焊接合。
4.根据权利要求3所述的半导体封装，其中所述第三互连层及所述第四互连层经由有机导电混合接合层混合接合。
5.根据权利要求1所述的半导体封装，其中所述第一互连层是混合接合层，且所述第二互连层是混合接合层。
6.根据权利要求5所述的半导体封装，其中所述第一衬底是层压衬底或印刷电路板。
7.根据权利要求6所述的半导体封装，其中所述第一衬底包括：
8.根据权利要求7所述的半导体封装，其进一步包括嵌入至少一无源装置、有源装置或光学组件处的多个预浸布线层。
9.根据权利要求1所
10.根据权利要求1所述的半导体封装，其中所述IC块包括以多层扇出结构布置的多个IC，其中所述多层扇出结构包括：
11.一种半导体封装，其包括：
12.根据权利要求11所述的半导体封装，其中所述第一衬底是中介层，所述中介层具有(1)后段工艺BEOL氧化物或线宽/线间距L/S小于5μm/5μm的聚合物作为所述第一电介质及(2)L/S小于5μm/5μm的聚合物或BEOL氧化物作为所述第二电介质。
13.根据权利要求11所述的半导体封装，其中所述第一衬底是层压衬底，所述层压衬底具有(1)沉积温度低于250℃的后段工艺BEOL氧化物或固化温度低于250℃且线宽/线间距L/S小于5μm/5μm的聚合物作为所述第一电介质及(2)固化温度低于250℃且L/S小于5μm/5μm的聚合物或堆积膜作为所述第二电介质。
14.根据权利要求11所述的半导体封装，其中所述第一衬底是扇出衬底，所述扇出衬底具有(1)沉积温度低于250℃的后段工艺BEOL氧化物或固化温度低于250℃且线宽/线间距L/S小于5μm/5μm的聚合物作为所述第一电介质及(2)固化温度低于250℃且L/S小于5μm/5μm的聚合物或沉积温度低于250℃的BEOL氧化物作为所述第二电介质。
15.根据权利要求13所述的半导体封装，其中所述第一衬底进一步包括：
16.根据权利要求15所述的半导体封装，其中所述第一衬底的所述核心区段进一步包括电性连接所述第一互连层及所述第二互连层的电镀通孔。
17.根据权利要求11所述的半导体封装，其中所述第一衬底是印刷电路板，所述印刷电路板具有(1)沉积温度低于250℃的后段工艺BEOL氧化物或固化温度低于250℃且线宽/线间距L/S小于5μm/5μm的聚合物作为所述第一电介质及(2)固化温度低于250℃且L/S小于5μm/5μm的聚合物或堆积膜作为所述第二电介质。
18.一种半导体封装，其包括：
19.根据权利要求18所述的半导体封装，其进一步包括：
20.根据权利要求19所述的半导体封装，其中所述第一互连层及所述第二互连层两者是混合接合层。
...【技术特征摘要】
1.一种半导体封装，其包括：
2.根据权利要求1所述的半导体封装，其进一步包括承载所述ic块及所述第一衬底的第二衬底，所述第二衬底包括面向所述第三互连层的第四互连层，其中所述第二互连层或所述第三互连层中的至少一者由与所述第四互连层的对应介电材料及对应导电材料基本上相同的介电材料及导电材料组成。
3.根据权利要求2所述的半导体封装，其中所述第一互连层及所述第二互连层经无焊接合，且其中所述第三互连层及所述第四互连层经无焊接合。
4.根据权利要求3所述的半导体封装，其中所述第三互连层及所述第四互连层经由有机导电混合接合层混合接合。
5.根据权利要求1所述的半导体封装，其中所述第一互连层是混合接合层，且所述第二互连层是混合接合层。
6.根据权利要求5所述的半导体封装，其中所述第一衬底是层压衬底或印刷电路板。
7.根据权利要求6所述的半导体封装，其中所述第一衬底包括：
8.根据权利要求7所述的半导体封装，其进一步包括嵌入至少一无源装置、有源装置或光学组件处的多个预浸布线层。
9.根据权利要求1所述的半导体封装，其进一步包括集成于所述第一衬底的所述第二互连层、所述第三互连层或所述第二与所述第三互连层之间的结构中的至少一者中的至少一有源装置、无源装置或光学组件。
10.根据权利要求1所述的半导体封装，其中所述ic块包括以多层扇出结构布置的多个ic，其中所述多层扇出结构包括：
11.一种半导体封装，其包括：
12.根据权利要求11所述的半导体封装，其中所述第一衬底是中介层，所述中介层具有(1)后段工艺beol氧化物或线宽/线间距l/s小于5μm/5μm的聚合物作为所述第一电介质及(2...
【专利技术属性】
技术研发人员：唐和明，卢超群，
申请(专利权)人：铨心半导体异质整合股份有限公司，
类型：发明
国别省市：
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