半导体装置及其制造方法制造方法及图纸

一种半导体装置，包括基板模块及第一处理器。基板模块包括第一基板、第一稳压元件和第一接地法拉第元件。第一稳压元件埋设于第一基板且包括多个表面。第一接地法拉第元件埋入第一基板并覆盖第一稳压元件的一个或多个表面。第一处理器配置于基板模块上方。第一处理器配置于基板模块上方。第一处理器配置于基板模块上方。

【技术实现步骤摘要】
半导体装置及其制造方法


[0001]本专利技术是有关于一种半导体装置及制造方法。

技术介绍

[0002]习知的功率调节(power regulation)解决方案需要许多独立元件在外部支援键合于(bonded to)基板的处理器IC覆晶芯片(processor IC flip chip)。在习知解决方案中，DC
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DC功率转换器(power converter)或稳压器(例如是降压转换器)将功率从高电压转换为低电压，以适用于各种使用功率转换元件的微电子应用(microelectronics applications)，其中转换元件例如是安装在印刷电路板上且相距处理器一长距离的电源管理/控制IC、电源开关、大型电感器及大型电容器。由于热传导损耗(＝I2R，其中I是电流，R是线路电阻)，长距离会消耗功率转换器的功率，并在从印刷电路板到处理器的连线中产生显著的功率损耗，且大交流阻抗会导致处理器功耗动态变化，因此需要电源供应增益以确保足够高的电压实现处理器的高效运作。此也导致占用空间更大、设计更复杂、系统电源效率差、响应时间不足以及准确性(accuracy)低于预期，反而加大了数码世界(digital world)/经济的能源足迹(energy footprint)。

技术实现思路

[0003]本申请揭露了埋入式及接地的法拉第盖住或屏蔽一较佳的细线宽/线距(fine
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line/space)封装基板(处理器安装在其上)中的稳压器结构及/或子电路，以显著地减少功率转换电路与处理器之间的距离(因为埋入在基板中的稳压器结构及/或子电路而能最接近处理器)，并实现高系统能效且增强性能，同时降低封装体中高阶处理器(advanced processor)的EMI敏感度(EMI susceptibility)，其中的封装体包括但不限于2D IC封装、2.5D IC封装和3D IC(集成电路)封装。
[0004]根据一实施例，提出了一种半导体装置。半导体装置包括一基板模块及一第一处理器。基板模块包括一第一基板、一第一稳压器元件及一第一接地法拉第元件。第一稳压器元件埋入于第一基板且包括数个表面。第一接地法拉第元件埋入于第一基板且覆盖第一稳压器元件的此些表面的一者或多者。第一处理器配置在基板模块上方。
[0005]根据另一实施例，半导体装置更包括一第二基板，第一基板配置在第二基板上方。
[0006]根据另一实施例，基板模块更包括一第一重布层，第一重布层包含一金属平面，金属平面形成于第一基板的一第一侧且电性连接第一稳压器元件。
[0007]根据另一实施例，基板模块更包括一第二重布层及一导电通孔。第二重布层包含一金属平面，第二重布层的金属平面形成于第一基板的一第二侧且电性连接第一稳压器元件。导电通孔形成于第一基板内且位于连接第一重布层与第二重布层的第一稳压器元件的一侧、二侧、三侧或所有四侧。
[0008]根据另一实施例，第一接地法拉第元件透过形成在第一基板中的一接地平面接地，第一基板是一细线宽/线距基板。
[0009]根据另一实施例，基板模块更包括一第二稳压器元件，埋入于第一基板。第一稳压器元件与第二稳压器元件系并排设置。
[0010]根据另一实施例，基板模块更包括一第二稳压器元件埋入于第一基板。第一稳压器元件与第二稳压器元件沿一厚度方向配置。
[0011]根据另一实施例，半导体装置更包括一存储元件，存储元件配置在基板模块上方。第一处理器及存储元件系并排设置。
[0012]根据另一实施例，半导体装置更包括一第一存储元件。第一存储元件配置在第一处理器上方。
[0013]根据另一实施例，半导体装置更包括一第二处理器及一第二存储元件。第二处理器配置在基板模块上方。第二存储元件配置在第二处理器上方。第一处理器及第二处理器系并排配置。
[0014]根据另一实施例，第一基板具有一凹槽，第一稳压器元件配置在凹槽。半导体装置更包括一第一包覆体(encapsulation body)及第一接地法拉第元件。第一包覆体形成于凹槽内且包覆第一稳压器元件。第一接地法拉第元件覆盖第一包覆体。
[0015]根据另一实施例，基板模块更包括一第一重布层，第一重布层形成于第一接地法拉第元件上。
[0016]根据另一实施例，基板模块更包括一第二稳压器元件、一第二包覆体、一第二接地法拉第元件及一金属。第二稳压器元件配置在凹槽。第二包覆体形成于凹槽内且包覆第二稳压器元件，其中第一包覆体及第二包覆体彼此隔开一间隔。第二接地法拉第元件覆盖第二包覆体。金属填满间隔。
[0017]根据另一实施例，提出了一种半导体装置的制造方法。制造方法包括以下步骤：埋入一第一稳压器元件于一第一基板，以形成一基板模块，其中第一基板是一细线宽/线距基板；配置一第一接地法拉第元件于第一基板，其中第一接地法拉第元件覆盖第一稳压器元件；以及，配置一第一处理器于第一基板上方。
[0018]根据另一实施例，制造方法更包括：形成一凹槽于第一基板；配置第一稳压器元件于凹槽内；形成一第一包覆体于凹槽内且包覆第一稳压器元件；以及，形成一第一接地法拉第元件覆盖第一包覆体。
[0019]根据另一实施例，制造方法更包括：形成一第一重布层于第一接地法拉第元件。
[0020]根据另一实施例，制造方法更包括：配置一第二稳压器元件于凹槽内；形成一包覆材料于凹槽内且包覆第一稳压器元件及第二稳压器元件；形成至少一间隔通过包覆材料以形成第一包覆体及一包覆第二稳压器元件的第二包覆体，其中第一包覆体与第二包覆体彼此隔开至少一间隔；以及，形成一第二接地法拉第元件覆盖第二包覆体。
[0021]根据另一实施例，制造方法更包括：以一金属填满间隔。
[0022]在阅读了以下各种附图中所示的优选实施例的详细描述之后，本专利技术的这些和其他目标对于本领域中具有通常知识者来说无疑将变得显而易见。
附图说明
[0023]图1绘示依照本专利技术一实施例的半导体装置的示意图。
[0024]图2绘示依照本专利技术另一实施例的半导体装置的示意图。
[0025]图3绘示依照本专利技术另一实施例的半导体装置的示意图。
[0026]图4绘示依照本专利技术另一实施例的半导体装置的示意图。
[0027]图5绘示依照本专利技术另一实施例的半导体装置的示意图。
[0028]图6绘示本专利技术另一实施例的基板模块的示意图。
[0029]图7绘示依照本专利技术另一实施例的基板模块的示意图。
[0030]图8绘示依照本专利技术另一实施例的基板模块的示意图。
[0031]图9A～9G绘示图7的基板模块的制造方法的过程图。
[0032]图10A～10C绘示依照本专利技术一实施例的图8中其基板的顶面及底面都包含有精细线宽/线距重布层的基板模块的制造方法的过程图。
[0033]图11A～11F绘示依据一实施例的图6的基板模块的制造方法的过程图。
[0034]附图标记说明
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于，包括：一基板模块，包括：一第一基板；一第一稳压器元件，埋入于该第一基板且包括多个表面；一第一接地法拉第元件，埋入于该第一基板且覆盖该第一稳压器元件的该多个表面的一者或多者；以及一第一处理器，配置在该基板模块上方。2.如权利要求1所述的半导体装置，其特征在于，更包括：一第二基板，该第一基板配置在该第二基板上方。3.如权利要求1所述的半导体装置，其特征在于，该基板模块更包括：一第一重布层，包含一金属平面，该金属平面形成于该第一基板的一第一侧且电性连接该第一稳压器元件。4.如权利要求3所述的半导体装置，其特征在于，该基板模块更包括：一第二重布层，包含一金属平面，该第二重布层的该金属平面形成于该第一基板的一第二侧且电性连接该第一稳压器元件；以及一导电通孔，形成于该第一基板内且位于连接该第一重布层与该第二重布层的该第一稳压器元件的一侧、二侧、三侧或所有四侧。5.如权利要求1所述的半导体装置，其特征在于，该第一接地法拉第元件透过形成在该第一基板中的一接地平面接地，该第一基板是一细线宽/线距基板。6.如权利要求1所述的半导体装置，其特征在于，该基板模块更包括：一第二稳压器元件，埋入于该第一基板；其中，该第一稳压器元件与该第二稳压器元件系并排设置。7.如权利要求1所述的半导体装置，其特征在于，该基板模块更包括：一第二稳压器元件，埋入于该第一基板；其中，该第一稳压器元件与该第二稳压器元件沿一厚度方向配置。8.如权利要求1所述的半导体装置，其特征在于，更包括：一存储元件，配置在该基板模块上方；其中，该第一处理器及该存储元件系并排设置。9.如权利要求1所述的半导体装置，其特征在于，更包括：一第一存储元件，配置在该第一处理器上方。10.如权利要求8所述的半导体装置，其特征在于，更包括：一第二处理器，配置在该基板模块上方；以及一第二存储元件，配置在该第二处理器上方；其中，该第一处理器...

【专利技术属性】
技术研发人员：唐和明，
申请(专利权)人：铨心半导体异质整合股份有限公司，
类型：发明
国别省市：