半导体测试结构及其制备方法技术

本公开提供一种半导体测试结构及其制备方法，半导体测试结构包括衬底，衬底包括第一掺杂区和第二掺杂区，第一掺杂区的衬底上设置有晶体管，第二掺杂区的衬底上依次层叠设置有第一导电层、介质层和第二导电层；第一导电层的材料包括金属材料，衬底的材料包括半导体材料，第一导电层与晶体管的栅极电连接，第一导电层与衬底形成肖特基接触，第一导电层和第二导电层通过介质层电性隔离。可以通过第一导电层与衬底泄放栅极上电荷。第一导电层、介质层和第二导电层可以共同形成电容结构，电容结构可以分担栅极上的电荷。因此，本公开提供的半导体测试结构及其制备方法，可以更全面的降低或避免天线效应对晶体管的损伤，从而提高对晶体管的保护效果。体管的保护效果。体管的保护效果。

【技术实现步骤摘要】
半导体测试结构及其制备方法


[0001]本公开涉及半导体
，尤其涉及一种半导体测试结构及其制备方法。

技术介绍

[0002]在半导体芯片制造过程中，某些工艺上会存在游离的电荷。例如等离子刻蚀时，暴露在等离子体环境下的导电件会积累电荷(就像一根天线一样，收集电荷)而产生电势，积累的电荷与暴露在等离子体环境下的导电件面积成正比。如果积累了足够电荷的导电件直接连接到晶体管的栅极时，晶体管的栅氧化层会被击穿，从而导致晶体管的可靠性和寿命降低、甚至失效，这种情况可以被称为等离子诱导损伤(Plasma Induced Damage，简称为PID)，又名天线效应(Process Antenna Effect，简称为PAE)。
[0003]相关技术中，为了缓解天线效应、保护晶体管，可以在存在天线效应的导体上添加反偏的二极管，将二极管电性连接于晶体管的栅极端和晶体管的基底端之间，为积累的电荷提供一个泄放路径。
[0004]然而，上述二极管对晶体管的保护效果较差。

技术实现思路

[0005]本公开实施例提供一种半导体测试结构及其制备方法，可以更全面的降低或避免天线效应对晶体管的损伤，从而提高对晶体管的保护效果。
[0006]本公开实施例提供如下技术方案：
[0007]本公开实施例的第一方面提供一种半导体测试结构，包括：衬底，衬底包括第一掺杂区和第二掺杂区，第一掺杂区的衬底上设置有晶体管，第二掺杂区的衬底上依次层叠设置有第一导电层、介质层和第二导电层；第一导电层的材料包括金属材料，衬底的材料包括半导体材料，第一导电层与晶体管的栅极电连接，第一导电层与衬底形成肖特基接触，第一导电层和第二导电层通过介质层电性隔离。
[0008]本公开实施例提供的半导体测试结构，半导体测试结构可以包括衬底，衬底包括第一掺杂区和第二掺杂区，第一掺杂区的衬底上设置有晶体管，第二掺杂区的衬底上依次层叠设置有第一导电层、介质层和第二导电层。第一导电层与晶体管的栅极电连接，第一导电层的材料包括金属材料，衬底的材料包括半导体材料，第一导电层与衬底形成肖特基接触(即肖特基结)，肖特基接触的导通电压较低。若晶体管为PMOS晶体管，栅极积累正电荷时，正电荷可以越过肖特基势垒而从第一导电层泄放至衬底，从而可以减少或避免正电荷导致的天线效应对晶体管的损伤。若晶体管为NMOS晶体管，栅极积累负电荷时，负电荷可以越过肖特基势垒而从第一导电层泄放至衬底，从而可以减少或避免负电荷导致的天线效应对晶体管的损伤。另外，第一导电层和第二导电层通过介质层电性隔离，第一导电层、介质层和第二导电层可以共同形成电容结构。当栅极上积累了电荷时，电容结构可以分担栅极上的电荷，从而降低栅极上的电荷量，以降低或避免天线效应对晶体管的损伤。由于电容结构对正电荷和负电荷均可以起到分担作用，可以更全面的降低或避免天线效应对晶体管的
损伤，从而提高对晶体管的保护效果。
[0009]在一种可能的实施方式中，第二掺杂区具有凹槽，第一导电层、介质层和第二导电层的至少部分均位于凹槽中。
[0010]可以提高第一导电层和第二导电层的正对面积，从而提高电容结构的电容量，使得电容结构可以分担更多电荷，从而更好的保护晶体管，另外，还可以降低第一导电层、介质层和第二导电层对半导体测试结构的厚度的影响。
[0011]在一种可能的实施方式中，栅极包括栅极金属层，栅极金属层与第一导电层同层同材料设置；
[0012]和/或，栅极包括掺杂半导体层，掺杂半导体层与第二导电层同层同材料设置。
[0013]可以简化半导体测试结构的制备工艺。
[0014]在一种可能的实施方式中，第一掺杂区和第二掺杂区均为N型掺杂区。
[0015]在一种可能的实施方式中，第一导电层的材料包括金属氮化物；
[0016]和/或，第二导电层的材料包括多晶硅。
[0017]在一种可能的实施方式中，半导体测试结构还包括源极测试焊盘、漏极测试焊盘、衬底测试焊盘和栅极测试焊盘，源极测试焊盘与晶体管的源极电连接，漏极测试焊盘与晶体管的漏极电连接，衬底测试焊盘与第一掺杂区电连接，栅极测试焊盘与栅极和第一导电层电连接。
[0018]源极测试焊盘、漏极测试焊盘、衬底测试焊盘和栅极测试焊盘用于外部的测试装置电连接，从而对晶体管的电学性能进行测定。
[0019]本公开实施例的第二方面提供一种半导体测试结构的制备方法，包括：
[0020]提供衬底，衬底包括第一掺杂区和第二掺杂区；
[0021]形成晶体管、第一导电层、介质层和第二导电层，晶体管位于第一掺杂区的衬底上，第一导电层、介质层和第二导电层依次层叠设置于第二掺杂区的衬底上；
[0022]其中，第一导电层的材料包括金属材料，衬底的材料包括半导体材料，第一导电层与晶体管的栅极电连接，第一导电层与衬底形成肖特基接触，第一导电层和第二导电层通过介质层电性隔离。
[0023]本公开实施例提供的半导体测试结构的制备方法，可以用于制备半导体测试结构，半导体测试结构可以包括衬底，衬底包括第一掺杂区和第二掺杂区，第一掺杂区的衬底上设置有晶体管，第二掺杂区的衬底上依次层叠设置有第一导电层、介质层和第二导电层。第一导电层与晶体管的栅极电连接，第一导电层的材料包括金属材料，衬底的材料包括半导体材料，第一导电层与衬底形成肖特基接触，肖特基接触的导通电压较低，若晶体管为PMOS晶体管，栅极积累正电荷时，正电荷可以越过肖特基势垒而从第一导电层泄放至衬底，从而可以减少或避免正电荷导致的天线效应对晶体管的损伤。若晶体管为NMOS晶体管，栅极积累负电荷时，负电荷可以越过肖特基势垒而从第一导电层泄放至衬底，从而可以减少或避免负电荷导致的天线效应对晶体管的损伤。另外，第一导电层和第二导电层通过介质层电性隔离，第一导电层、介质层和第二导电层可以共同形成电容结构。当栅极上积累了电荷时，电容结构可以分担栅极上的电荷，从而降低栅极上的电荷量，以降低或避免天线效应对晶体管的损伤。由于电容结构对正电荷和负电荷均可以起到分担作用，可以更全面的降低或避免天线效应对晶体管的损伤，从而提高对晶体管的保护效果。
[0024]在一种可能的实施方式中，形成晶体管、第一导电层、介质层和第二导电层，包括：
[0025]在第二掺杂区中形成凹槽，第一导电层、介质层和第二导电层的至少部分均位于凹槽中。
[0026]可以提高第一导电层和第二导电层的正对面积，从而提高电容结构的电容量，使得电容结构可以分担更多电荷，从而更好的保护晶体管，另外，还可以降低第一导电层、介质层和第二导电层对半导体测试结构的厚度的影响。
[0027]在一种可能的实施方式中，形成凹槽之后，包括：
[0028]依次形成金属材料层、介质材料层和半导体材料层，金属材料层、介质材料层和半导体材料层位于凹槽中以及衬底的顶面；
[0029]去除部分金属材料层、介质材料层和半导体材料层，保留的金属材料层和半导体材料层均与第一掺杂区和第二掺杂区对应，与第一掺杂区对本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体测试结构，其特征在于，包括：衬底，所述衬底包括第一掺杂区和第二掺杂区，所述第一掺杂区的所述衬底上设置有晶体管，所述第二掺杂区的所述衬底上依次层叠设置有第一导电层、介质层和第二导电层；所述第一导电层的材料包括金属材料，所述衬底的材料包括半导体材料，所述第一导电层与所述晶体管的栅极电连接，所述第一导电层与所述衬底形成肖特基接触，所述第一导电层和所述第二导电层通过所述介质层电性隔离。2.根据权利要求1所述的半导体测试结构，其特征在于，所述第二掺杂区具有凹槽，所述第一导电层、所述介质层和所述第二导电层的至少部分均位于所述凹槽中。3.根据权利要求1或2所述的半导体测试结构，其特征在于，所述栅极包括栅极金属层，所述栅极金属层与所述第一导电层同层同材料设置；和/或，所述栅极包括掺杂半导体层，所述掺杂半导体层与所述第二导电层同层同材料设置。4.根据权利要求1或2所述的半导体测试结构，其特征在于，所述第一掺杂区和所述第二掺杂区均为N型掺杂区。5.根据权利要求1或2所述的半导体测试结构，其特征在于，所述第一导电层的材料包括金属氮化物；和/或，所述第二导电层的材料包括多晶硅。6.根据权利要求1或2所述的半导体测试结构，其特征在于，还包括源极测试焊盘、漏极测试焊盘、衬底测试焊盘和栅极测试焊盘，所述源极测试焊盘与所述晶体管的源极电连接，所述漏极测试焊盘与所述晶体管的漏极电连接，所述衬底测试焊盘与所述第一掺杂区电连接，所述栅极测试焊盘与所述栅极和所述第一导电层电连接。7.一种半导体测试结构的制备方法，其特征在于，包括：提供衬底，所述衬底包括第一掺杂区和第二掺杂区；形成晶体管、第一导电层、介质层和第二导电层，所述晶体管位于所述第一掺杂区的所述衬底上，所述第一导电层、所述介质层和所述第二导电层...

【专利技术属性】
技术研发人员：杨杰，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：