【技术实现步骤摘要】
本公开大体上涉及一种半导体装置及其形成方法，且更特定来说，涉及一种具有侧边缘互连的半导体装置及其形成方法。
技术介绍
1、由于工程及材料科学的巨大成就，常规晶体管的二维(2d)几何缩放已取得巨大进步，涉及极其复杂的多步光刻图案化、新应变增强材料及金属氧化物栅极。然而，随着上述技术接近其实际极限，2d装置缩放正在失去动力。表示与传统2d ic集成的彻底背离的三维集成电路(3d ic)集成已被公认为同时实现高性能、低功耗、小物理尺寸及高集成密度的下一代半导体技术。3d ic为不断满足下一代装置的性能及成本要求提供一途径，同时仍容许更宽松栅极长度及更低工艺复杂性用于例如高性能计算(hpc)、数据中心及人工智能(ai)的高端应用。
2、3d ic集成可经由以下来进行：
3、-单片集成，及/或
4、-完全不同裸片的垂直集成。
5、3d单片集成通常涉及多个有源硅层及层之间的垂直互连件的垂直集成。最近，一种“中央处理单元(cpu)上高速缓存”3d ic结构已使用铜混合接合技術来演示及商业化。现今，高带宽存储器(hbm)动态随机存取存储器(dram)堆叠(其中的每一者通过在控制ic上垂直集成数个dram裸片来产生)呈现现今最高容量商用3d ic。这些hbm dram堆叠通常与处理器ic并排安装于2.5d ic封装(图1a)的硅中介层上用于例如hpc、数据中心及ai的高端应用。2.5d ic通常在例如dram及控制ic的有源裸片及可为无源或有源的硅中介层中含有硅通孔(tsv)。2.5d ic还可在中
6、为了加速采用，必须经由ic封装系统协同设计以整体方式设计3d ic系统，其涉及硅ip、ic/小芯片及ic封装且解决伴随的功率及热效应挑战。与2d封装中应用的每平方厘米ppac(性能、功率、面积及成本)优化相比，3d ic的ic封装系统协同设计旨在实现“每立方毫米ppac优化”，其中在所有权衡决策中必须全面考虑覆盖ic、中介层、ic封装衬底、ic封装及系统印刷电路板(pcb)的垂直尺寸。
7、现今，所有3d ic采用具有单侧区域电互连件的封装拓扑，例如从hbm dram堆叠中的控制ic的底侧(其连接到中介层)到控制ic顶部上的dram裸片或从层压衬底到cpu上高速缓存中的cpu的底侧。在为依赖单侧互连件的3d ic供电时，设计者在设计电源传输网路时必须考虑所有堆叠层，其中最上裸片从其下面的裸片接收电源，其下面的裸片从紧邻下方裸片接收电源，等等，底部裸片及处理器裸片从2.5d中介层接收电源且中介层从层压衬底接收电源，层压衬底又从pcb获得其电源。单侧互连件是不可扩展的，因为3d ic覆盖面积不随垂直实施的裸片数目而变化。以hbm dram堆叠为例，堆叠中的裸片数目从hbm1的5个增加到hbm3的13个。单侧电互连件对3d ic的ppac优化施加严重限制。
技术实现思路
1、本公开的一方面提供一种半导体封装，其包含第一集成电路(ic)结构。所述第一ic结构包含具有第一主表面、第一副表面的第一主体及互连结构，其中所述第一主表面基本上垂直于所述第一副表面且所述互连结构包含所述第一主表面上方的主重布层(rdl)，其中所述主rdl拥有与所述第一主体的所述第一副表面对准的第二副表面且所述第一副表面及所述第二副表面共同形成副平面。所述主rdl进一步包含通过所述主rdl的所述第二副表面暴露的第一导电组件。
2、本公开的另一方面提供一种半导体封装组合件。所述半导体封装组合件包含：上述第一半导体封装；及副rdl，其在所述副平面上方，其中所述副rdl电性连接到所述主rdl。所述副rdl包含与所述第一主体的所述第一副表面相对的第一互连表面。第一载体支撑所述第一半导体封装，其中所述第一载体包含接合到所述第一互连表面的第二互连表面。
3、本公开的又一方面提供一种用于制造半导体封装的方法。所述方法包含：提供第一集成电路(ic)结构的第一主体，其中所述第一主体具有第一主表面及基本上垂直于所述第一主表面的第一副表面；在所述第一主表面上方形成所述第一ic结构的主重布层(rdl)，其中所述主rdl具有与所述第一主体的所述第一副表面对准的第二副表面，且所述第一副表面及所述第二副表面共同形成副平面；及在所述主rdl中形成第一导电组件，其中所述第一导电组件暴露于所述第二副表面处。
4、在本公开中，3d ic堆叠的四个未使用侧面用于与3d ic堆叠中的裸片互连以允许跨越裸片及多侧面的信号及电源分配。因此，电源及信号从正面的底部裸片(或从支撑底部裸片的中介层)不仅可供应到上方紧邻裸片而且可供应到裸片堆叠中的所有其它裸片。因此，可在基本上不增加3d ic的覆盖面积的情况下增加布线面积及设计灵活性，且可由于更高效的互连策略而提高性能。
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1.一种半导体封装，其包括：
2.根据权利要求1所述的半导体封装，其中所述第一导电元件包括基本上平行于所述第一主表面的所述主RDL的表面上的导电垫、连接所述主RDL的相邻层的导电通孔、穿过所述主RDL的堆叠通孔或其组合。
3.根据权利要求2所述的半导体封装，其中所述第一主体进一步包括通过所述第一副表面暴露的至少硅通孔、模通孔或绝缘组件。
4.根据权利要求1所述的半导体封装，其中所述第一主体包括放置于相同封装层中的多个第一裸片、垂直堆叠的第二裸片，垂直堆叠的所述第二裸片与所述相同封装层中的其它第三裸片并排放置，或其组合，且其中所述第一、所述第二及所述第三裸片具有相同或不同大小。
5.根据权利要求4所述的半导体封装，其中所述第一主体包括相同或不同长度的多个导电通孔、柱、或塞，以将所述多个第一裸片电性连接到所述主RDL及/或副RDL。
6.根据权利要求1所述的半导体封装，其中所述互连结构进一步包括所述副平面上的副RDL，其中所述副RDL电性连接到所述主RDL的所述第一导电元件、所述第一主体中的导电通孔、柱或塞或其组合。
...【技术特征摘要】
1.一种半导体封装，其包括：
2.根据权利要求1所述的半导体封装，其中所述第一导电元件包括基本上平行于所述第一主表面的所述主rdl的表面上的导电垫、连接所述主rdl的相邻层的导电通孔、穿过所述主rdl的堆叠通孔或其组合。
3.根据权利要求2所述的半导体封装，其中所述第一主体进一步包括通过所述第一副表面暴露的至少硅通孔、模通孔或绝缘组件。
4.根据权利要求1所述的半导体封装，其中所述第一主体包括放置于相同封装层中的多个第一裸片、垂直堆叠的第二裸片，垂直堆叠的所述第二裸片与所述相同封装层中的其它第三裸片并排放置，或其组合，且其中所述第一、所述第二及所述第三裸片具有相同或不同大小。
5.根据权利要求4所述的半导体封装，其中所述第一主体包括相同或不同长度的多个导电通孔、柱、或塞，以将所述多个第一裸片电性连接到所述主rdl及/或副rdl。
6.根据权利要求1所述的半导体封装，其中所述互连结构进一步包括所述副平面上的副rdl，其中所述副rdl电性连接到所述主rdl的所述第一导电元件、所述第一主体中的导电通孔、柱或塞或其组合。
7.根据权利要求6所述的半导体封装，其中所述副rdl覆盖所述副平面，其中所述副rdl包括与所述副平面重合的第一表面及与所述第一表面相对的第二表面，其中所述副rdl的所述第一表面包括第一混合接合层，其对应于所述副平面上的第二混合接合层。
8.根据权利要求6所述的半导体封装，其中所述副rdl覆盖所述副平面，其中所述副rdl包括与所述副平面重合的第一表面及与所述第一表面相对的第二表面，其中所述副rdl的所述第一表面包括第一倒装芯片接合层，其对应于所述副平面上的第二倒装芯片接合层。
9.根据权利要求6所述...
【专利技术属性】
技术研发人员：唐和明，卢超群，
申请(专利权)人：铨心半导体异质整合股份有限公司，
类型：发明
国别省市：
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