进行高速缓存读取的方法和器件技术

提供一种半导体器件中的读取方法。该方法包括：以第一存储器单元中的数据来设定位线；和将所述位线上的所述数据存储于寄存器中，其中所述寄存器中的数据在以第二存储器单元中的数据来设定所述位线的同时，被传送至数据总线。

【技术实现步骤摘要】

本申请遵照35U. S. C § 119(a)而要求2004年3月30日提交的韩国专利申请第 2004-21654号的权益，其内容全部通过援引而包含于此。
技术介绍
在诸如海量存储器、代码存储器的存储器应用和其他多媒体应用方面的最近发 展，愈来愈多地要求更高密度的存储器器件。海量存储器应用可包括存储卡(例如，用于移 动计算机)、固态存储器(例如，耐用和/或可靠的存储盘)、数码摄像机(用来记录静止或 运动图像和声音)和记录近乎CD音质用的语音或音频录音机。代码存储器应用可包括基本输入/输出系统(BIOS)或网络应用(例如，个人计算 机、其他终端、路由器或集线器中的存储器)、通信应用(例如，交换机)、移动电话应用(例 如，代码和/或数据)和其他电子手执信息设备应用(例如个人数字助理(PDA)用的代码 和/或数据、掌上操作系统(POS)或个人通信助理(PCA))。一般地，海量存储器应用使用更低成本、更高密度和/或具有更好编程/擦除(P/ E)循环持久性的存储器，而代码存储器应用则具有更快的随机存取和/或可适当地执行 (XIP)。相关技术存储器可包括动态随机存取存储器(DRAM)、静态随机存取存储器 (SRAM)和非易失性存储器(NVM)。非易失性存储器可包括掩码只读存储器(ROM)、可擦除 可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪存(例如，闪存擦除 EEPR0M)和铁电存储器。非易失性存储器当掉电时不丢失数据，但一般不允许随机存取并一 般慢于易失性存储器。闪存可由可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器 (EEPROM)的结合而形成。闪存可以是“NAND”或“NOR”闪存。可通过对各闪存单元施加不 同电压而在闪存中执行擦除和编程操作。一般地，NAND闪存因更小的单元尺寸、更高的密度、更低的功率和/或更好的持久 性而更宜于海量存储器应用，而NOR闪存则因更大的单元电流和/或更快的随机存取而更 宜于代码存储器应用。NAND闪存可包括串连的单元串(例如，16个单元可组成一串)。该串可包括一个 或更多串选择晶体管。NAND闪存可具有较小的“导通”单元电流，并因而具有较慢的读出 (sensing)时间(例如5 10毫秒)。NAND闪存可通过同时读出页单位(例如512字节) 并将该页单位锁存至页缓冲器而执行读取操作。NAND闪存可从以较高速度(例如，50纳 秒)锁存的页缓冲器中读取数据。NAND闪存可通过隧道效应(例如，Fowler-Nordheim (F-N)隧道效应)来执行编程和/或擦除操作。编程操作可包括将较快的串行数据载入页缓冲器(例如，50纳秒)，其中 单元(例如，512字节)被同时编程。擦除操作可以是块单位擦除，其中一些页(例如，16K 字节单元的32页)被同时擦除。可靠的F-N隧道效应可以约10毫伏/厘米来执行，其可导致更低的功耗，更低的 温度依存性，更一致的编程/擦除操作和/或更容易的器件/电压定量。NAND闪存编程操作可利用栅极和沟道间的耦合。例如，已编程的单元可比未编程 的单元具有更大的栅极和沟道间的差。NAND闪存编程操作还可利用例如图1所示的阈值电 压分布。图1示出了未编程(或擦除)的单元和已编程的单元的字线电压Vword line，读 取电压Vread和单元电压分布Vth间的关系。NAND闪存可包括有助于数据转入和转出NAND闪存单元阵列的页缓冲器。页缓冲 器一般执行两项功能读出和锁存。在图2中示出了相关技术页缓冲器的示例。如图示，示 例相关技术页缓冲器可包括开关晶体管、使得负载电流可流动以允许读出的负载晶体管、 和通过锁存使能信号而触发的用于锁存读出数据的锁存器。图3A和3B示出了相关技术页缓冲器的示例和该相关技术页缓冲器的示例的读取 操作的示例。如图3B所示，该示例相关技术页缓冲器可按数个周期来工作，包括位线(B/L) 放电周期，位线(B/L)预充电周期，发展周期，读出和锁存周期以及复位(或恢复)周期。图4A和4B示出了另一相关技术页缓冲器的示例和该相关技术页缓冲器的示例的 读取操作的另一示例。如图4B所示，该示例相关技术页缓冲器也可按数个周期来工作，包 括位线(B/L)放电周期和页缓冲器复位周期、读出周期、锁存和数据输出周期以及复位(或 恢复)周期。图5A和5B示出了再一相关技术页缓冲器的示例和该相关技术页缓冲器的示例的 读取操作的再一示例。如图5B所示，该示例相关技术页缓冲器也可按数个周期来工作，包 括页缓冲器复位和位线(B/L)放电周期、位线(B/L)预充电周期、读出周期、数据锁存周期、 复位(或恢复)周期和数据输出周期。图6更详细地示出了一例相关技术页缓冲器的结构。如图所示，图6的页缓冲器 包括预充电块、位线(B/L)选择和偏置块、第一和第二锁存器和读出块以及列选通电路。图5A 6的页缓冲器可执行交织操作，但也会成为较复杂的结构，具有较大的布 局面积和/或较慢。
技术实现思路
本专利技术的示例实施例指包括例如具有数据传送时间减小的闪存的诸如半导体存 储器器件的半导体器件。本专利技术的示例实施例指具有数据传送时间被减小的编程方法。在示例实施例中，本专利技术指执行高速缓存操作的方法和器件，例如高速缓存读取 操作。在示例实施例中，本专利技术指从半导体器件读取M(其中11是> 2的整数)个数据的 方法，包括将第一数据从非易失性存储器单元阵列传送至页缓冲器，同时将第一数据从页 缓冲器传送至缓冲器对的第一个，并将第二数据从非易失性存储器单元阵列传送至页缓冲 器，和同时将第一数据从该对缓冲器的第一个传送至主机，将第二数据从页缓冲器传送至该对缓冲器的第二个，并将第三数据从非易失性存储器单元阵列传送至页缓冲器。在示例实施例中，本专利技术指从半导体器件读取M(其中11是> 2的整数)个数据的 方法，包括同时将第一数据从第一缓冲器传送至主机，将第二数据从页缓冲器传送至第二 缓冲器和将第三数据从非易失性存储器单元阵列读入页缓冲器。在示例实施例中，本专利技术指半导体器件，包括存储M(其中M是> 2的整数)个数 据的非易失性存储器单元阵列、多个页缓冲器、缓冲器对、和控制器、其控制非易失性存储 器单元阵列、和页缓冲器和缓冲器对，以便将第一数据从非易失性存储器单元阵列传送至 页缓冲器，同时将第一数据从页缓冲器传送至缓冲器对的第一个，并将第二数据从非易失 性存储器单元阵列读入页缓 冲器，和同时将第一数据从该对缓冲器的第一个传送至主机， 将第二数据从页缓冲器传送至该对缓冲器的第二个，并将第三数据从非易失性存储器单元 阵列读入页缓冲器。在示例实施例中，本专利技术指从半导体器件读取M(其中11是> 2的整数)个数据的 方法，包括同时将第一数据从第一缓冲器传送至主机，将第二数据从页缓冲器传送至第二 缓冲器和将第三数据从非易失性存储器单元阵列读入页缓冲器。在示例实施例中，本专利技术指半导体器件，包括控制器，其重叠tR，tT和tH中的至少 两个，以减小半导体器件和主机设备间的总传送时间，其中tR是读取操作时间，tT是缓冲 器传送时间，而tH是主机传送时间。在示例实施例中，本专利技术指半导体器件中的读取方法，包括以第一存储器单元中 的数据来设定位线，并将位线上的数据存储于本文档来自技高网...

【技术保护点】
一种半导体器件中的读取方法，包括：以第一存储器单元中的数据来设定位线；和将所述位线上的所述数据存储于寄存器中，其中所述寄存器中的数据在以第二存储器单元中的数据来设定所述位线的同时，被传送至数据总线。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李真烨，黄相元，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]