存储器控制方法和存储器控制装置制造方法及图纸

本发明专利技术提供了一种存储器控制方法和存储器控制装置，该方法执行对具有多个存储区的存储器的先入先出存取控制，该方法包括：当选择写入位置以向存储器写入数据时，选择具有至少一个以上存储区的存储块中的存储区地址和多个冗余块中的任一个冗余块中的存储区地址，作为写入位置，所述冗余块是针对所述存储块而冗余设置的，并且具有至少一个以上存储区；以及当选择读取位置以读取通过数据写入而写入到所述存储器的数据时，选择所述存储块的存储区地址和多个冗余块的地址中在选择所述写入位置时被选择的地址，作为读取位置。

【技术实现步骤摘要】

本专利技术涉及存储器的存取控制。
技术介绍
FIFO (先入先出)是众所周知的控制RAM(随机存取存储器)的方法。接下来描述 对RAM的FIFO存取控制。图8示意性地示出FIFO存取控制。如图8所示，根据FIFO存取控制，初始，将第一至第十数据项按该顺序写入RAM的 地址0 9中。接着，在已写入的数据项被覆写之前，读取第一至第十数据项。之后，按顺 序写入第一至第十数据项。接下来描述FIFO存取控制的存取时序。图9示出常规RAM的控制时序。顺带提 及的是，图9中将数据写入一个地址的间隔为20个时钟。而且，从每个地址读取数据占用 一个时钟；接连读出数据。如图9所示，每次按20个时钟的间隔对RAM输入“写入使能”时，写入指针顺序地 指向RAM的地址0 9，并且将10个数据项写入地址0 9。在操作期间，写入一个数据项 占用20个时钟，这意味着将数据项写入地址0 9要占用200个时钟。而且，在将数据项写 入RAM的最后一个地址9之后局部执行对已写入数据项的读取。在操作期间，读出一个数 据项占用1个时钟，这意味着从地址0 9中读出数据项占用10个时钟。顺带提及的是， 读取指针指向顶部地址，从该地址读取数据。因此，当没有向RAM输入“读取使能”时，读取 指针保持在地址0。然而，问题是根据以上的FIFO存取控制方式，可以读取数据的时间段或者说可读 取时间段较短。写入指针在指向最后一个地址9之后，指向第一个地址0。接着，数据被覆 写。因此，必需在向最后一个地址9写入数据之后且在向第一个地址0写入数据之前，读取 数据。为了解决可读取时间段短的问题，普遍采用另一种存取控制方法将RAM的部分 地址用作冗余块。图10是示意性地示出将部分RAM地址用作冗余块的存取控制的图。顺 带提及的是，在图10中，与图8中示出的RAM相比，多了两个地址。然而，假定将10个数据 项写入RAM。图11示出当将部分RAM地址用作冗余块时的存取控制时序。如图10所示，根据使用冗余块的存取控制，首先，将10个数据项顺序地写入12个 地址中的地址0 9。接着，读取出已写入的10个数据项。之后，将10个数据项顺序地写 入地址10、11以及0到7。也就是说，在任何情况下，将已写入第10个数据项的地址之后 的两个地址的块留出用作冗余块。以此方式，设置冗余块用于读取或写入数据，因而延长了 从第10个数据项被写入至下一个数据项覆写第1个数据项之间的时段。更具体地讲，如图 11所示，与以上存取控制方式相比，可读取时间段的延长量等于构成冗余的地址的数量。接下来描述与使用冗余块的存取控制相关的结构。图12示出将部分地址用作冗 余块的RAM的控制结构。如图12所示，设置写入使能生成部、写入地址生成部、读取使能生成部和读取地址生成部来控制RAM。在RAM中，如上所述，设置了存储区0 11，每个存储区的容量为10 位(bit)。而且，在RAM周围设置了用于临时保存写入数据的10位触发器和用于临时保存 读取数据的10位触发器。写入使能生成部生成针对RAM的1位“写入使能”。在写入使能生成部和RAM之 间，设置1位触发器以临时保存“写入使能”。写入地址生成部生成4位写入地址作为RAM 的写入指针。在写入地址生成部和RAM之间，设置4位触发器以临时保存写入地址。读取 使能生成部生成针对MM的1位“读取使能”。在读取使能生成部和RAM之间，设置1位触 发器以临时保存“读取使能”。读取地址生成部生成4位读取地址作为RAM的读取指针。在 读取地址生成部和RAM之间，设置4位触发器以临时保存读取地址。接下来描述读取地址生成部的操作。图13示出常规的读取地址生成部的操作。如图13所示，首先，读取地址生成部确定“预读取使能”是否为“1”(S901)，该“预 读取使能”指由读取使能生成部生成且有待输入到RAM中的“读取使能”。当“预读取使能”为1时(S901 是)，读取地址生成部确定读取地址是否为 “11” (S902)。当读取地址为“11”时(S902 是)，读取地址生成部将0赋值给“下一个读取地 址”，该地址是有待触发器保存的读取地址(S903)。另一方面，当读取地址不是“11”时(S902 否)，读取地址生成部将通过把读取地 址加1获得的值赋值给“下一个读取地址”(S904)。以此方式，根据将部分RAM地址用作冗余块的常规控制方法，每次读出数据时，都 对“下一个读取地址”加1。日本特开No. 2002-278831日本特开No. 2003-288268然而，根据以上使用冗余块的存取控制方法，因为每次读取数据时都会改变“下一 个读取地址”，所以RAM地址与要写入的数据项的顺序之间不存在关联。因此，临时保存读 取地址的触发器需要一直保存读取地址。因此，问题是不可以将触发器用作保存其它操作 的值的触发器。
技术实现思路
本专利技术的目的是提供这样的存储器控制方法和存储器控制装置，所述方法和装置 可以实现将触发器用于原来的用途且用于另一类型的逻辑。根据本专利技术的一个方面，该存储器控制方法包括当选择写入位置来向存储器写入数据时，选择具有至少一个以上存储区的存储块 中的存储区地址和多个冗余块中的任一个冗余块中的存储区地址，作为写入位置，所述冗 余块是针对所述存储块冗余设置的并且具有至少一个以上存储区；和当选择读取位置以读 取通过向所述存储器写入数据而写入的数据时，选择所述存储块的存储区地址和在从所述 多个冗余块的地址中选择写入位置时选择的地址，作为读取位置。通过在权利要求书中具体指出的要素和组合来实现和达到本专利技术的目的和优点。要理解前面的总体描述和接下来的详细描述都是示例性的和说明性的，而不构成 对所要求保护的本专利技术的限制。附图说明图1是示出根据本专利技术实施方式的集成电路结构的图。图2是示意性示出RAM的结构和存取控制的图。图3是示出控制部的结构的图。图4是示出RAM和控制部的结构的图。图5是示出写入地址生成部的操作的图。图6是示出读取地址生成部的操作的图。图7是示出控制部对RAM的控制时序的图。图8是示意性示出FIFO存取控制的图。图9是示出常规RAM的控制时序的图。图10是示意性示出将部分RAM地址用作冗余块的存取控制的图。图11是示出当将部分RAM地址用作冗余块时的存取控制时序的图。图12是示出将部分地址用作冗余块的RAM的控制结构的图。图13是示出常规读取地址生成部的操作的图。具体实施例方式下文中，将会参照附图描述本专利技术的实施方式。下面将描述本实施方式的集成电路的结构。图1示出根据本实施方式的集成电路 的结构。如图1所示，本实施方式的集成电路1包括处理电路11、RAM 12(存储器)和控制 部13 (存储器控制装置)。处理电路11使用RAM 12执行预定处理。RAM 12临时存储处理 电路11的预定处理的数据。控制部13执行对RAM 12的先入先出存取控制。接下来描述RAM的示意性结构及存取控制。图2示出RAM的示意性结构及存取控 制。如图2所示，RAM 12包括用地址0 11表示的存储区，每个存储区具有10位的 容量。在RAM 12中，用作冗余块1的地址0和1、用作冗余块2的地址2和3、用作固定块 的地址4至11都受控制部13的控制。每次写入和读取的一个处理过程完成时在冗余块1 和2之间本文档来自技高网...

【技术保护点】
一种存储器控制方法，所述方法对具有多个存储区的存储器执行先入先出存取控制，所述方法包括以下步骤：当选择写入位置以向所述存储器写入数据时，选择具有至少一个以上存储区的存储块中的存储区地址和多个冗余块中的任一个冗余块中的存储区地址，作为写入位置，所述冗余块是针对所述存储块冗余设置的并且具有至少一个以上存储区；和当选择读取位置以读取通过数据写入而写入到所述存储器的数据时，选择所述存储块的存储区地址和所述多个冗余块的地址中在选择所述写入位置时被选择的地址，作为读取位置。

【技术特征摘要】
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【专利技术属性】
技术研发人员：丸山志津子，小泉伸和，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]