本发明专利技术公开了一种用于三维与非门高速缓存的预读方法及写入方法。预读方法包括下列步骤：施加第一选择电压于数个位线的其中之一，以选择数层的其中之一；施加第二选择电压于数个串行选择线的其中之一，以于已选择的该层中选择数个串行的其中一；已选择的串行包括一第一存储单元、二第二存储单元及数个第三存储单元；第二存储单元相邻于第一存储单元，且第三存储单元不相邻于第一存储单元；经由数个字线，施加第一导通电压于此些第二存储单元、施加第二导通电压于此些第三存储单元、及施加读取电压于第一存储单元，以读取第一存储单元的数据。第一导通电压大于第二导通电压。
【技术实现步骤摘要】
本专利技术是有关于一种预读方法及写入方法，且特别是有关于一种用于三维与非门高速缓存(3D NAND flash memory)的预读方法及写入方法。
技术介绍
当集成电路中装置的关键尺寸缩小至普通存储单元技术的极限时，设计者需寻找叠层多平面的存储单元的技术以达到较大的储存容量，且达到每比特(bit)较低成本。因此，发展出低制造成本三维结构集成电路存储器，包括可靠度高、且极小的存储元件且改善与邻近具有栅极结构的存储单元的叠层的处理窗。
技术实现思路
本专利技术是有关于一种用于三维与非门高速缓存(3D NAND flash memory)的预读方法与写入方法，其利用于写入程序前执行预读程序，以使三维与非门高速缓存能够正确写入数据。根据本专利技术的一方面，提出一种用于三维与非门高速缓存的预读方法，预读方法包括下列步骤:施加一第一选择电压(select voltage)于数个位线(bit line)的其中之一，以选择数层的其中之一；施加一第二选择电压于数个串行选择线(string selectline)的其中之一，以于已选择的该层中选择数个串行的其中之一；已选择的该串行包括一第一存储单元(memory cell)、二第二存储单元及数个第三存储单元；此些第二存储单元相邻于第一存储单元，且此些第三存储单元不相邻于第一存储单元。经由数个字线(wordlines),施加一第一导通电压(pass voltage)于此些第二存储单元、施加一第二导通电压于此些第三存储单元、及施加一读取电压(read voltage)于第一存储单元，以读取第一存储单元的一数据。第一导通电压大于第二导通电压。根据本专利技术的另一方面，提出一种用于三维与非门高速缓存的写入方法，写入方法包括下列步骤:施加一第一选择电压(select voltage)于数个位线(bit line)的其中之一，以选择数层的其中之一；施加一第二选择电压于数个串行选择线(string selectline)的其中之一，以于已选择的该层中选择数个串行的其中之一；已选择的该串行包括一第一存储单元(memory cell)、二第二存储单元及数个第三存储单元；此些第二存储单元相邻于第一存储单元，且此些第三存储单元不相邻于第一存储单元；经由数个字线(wordlines),施加一第一导通电压(pass voltage)于此些第二存储单元、施加一第二导通电压于此些第三存储单元、及施加一读取电压(read voltage)于第一存储单元，以读取第一存储单元的一数据；第一导通电压大于第二导通电压；写入第一存储单元。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:【附图说明】图1绘不一三维与非门高速缓存(3D NAND flash memory) 0图2绘示多阶(mult1-level cell, MLC)与非门高速缓存的四种状态的示意图。图3绘示三维与非门高速缓存受到干扰(interference)的情况。图4绘示三维与非门高速缓存的写入方法的流程图。图5绘示已选择的串行。图6绘示受到干扰的第一存储单元的两条读取电压曲线。【符号说明】100:三维与非门高速缓存BL:位线C1、C2:读取电压曲线CSL:共同源极线GSL:接地选择线MCl:第一存储单元MC2:第二存储单元MC3:第三存储单元S410、S411、S412、S413、S420:流程步骤SSL:串行选择线W1、W2:窗口WL:字线【具体实施方式】请参考图1，其绘示一三维与非门高速缓存(3D NAND flash memory) 100。三维与非门高速缓存100可以是一能隙工程硅-氧-氮-氧-硅(BE-SONOS)存储器。三维与非门高速缓存100包括数个位线(bit lines)BL、数个串行选择线(string select line) SSL>数个接地选择线(ground select line)GSL、数个共同源极线(common source line)CSL及数个字线(word lines)WL。各个位线BL用以选择一特定层。各个串行选择线SSL用以选择一特定串行。于图1中，可以通过施加一第一选择电压(select voltage)于位线BL的其中之一，来选择二层的其中一。于一层中，可以通过施加一第二选择电压于串行选择线SSL的其中之一，来选择四个串行的其中一。在一串行中，数个存储单元(memory cell)可以通过施加一导通电压而导通，一存储单元可以通过施加一读取电压以进行读取、或者施加一写入电压(program voltage)以进行写入。请参照图2,其绘示多阶(mult1-level cell,MLC)与非门高速缓存的四种状态的示意图。在多阶与非门闪存中，四种状态可以低分页(10w page)及高分页(high page)来表示。举例来说，若低分页位为「O」且高分页位为「1」，则为状态「10」。若低分页位为「I」且高分页位为「0」，则为状态「01」。在写入程序中，若多阶与非门闪存位于状态「11」且欲写入成状态「10」，则需要将低分页位由「I」改变为「O」。若多阶与非门闪存位于状态「11」且欲写入成状态「01」，则需将高分页位由「I」改变为「O」。若多阶与非门闪存位于状态「10」且欲写入成状态「00」，则需将高分页位由「I」改变为「O」。也就是说，在写入多阶与非门闪存至下一状态时，必须先正确读取多阶与非门闪存的目前状态。请参照图3,其绘示三维与非门高速缓存100受到干扰(interference)的情况。为了缩小三维与非门高速缓存100，第一存储单元MCl与两个第二存储单元MC2之间隙变的更小。位于两个第二存储单元MC2之间的第一存储单元MCl可能会受到第二存储单元MC2的干扰。因此，第一存储单元MCl的目前状态可能无法正确读取。如此一来，第一存储单元MCl可能无法正确写入至下一状态。因此，在进行三维与非门高速缓存100的写入程序前，必须先执行准确的预读(pre-reading)程序。请参照图4，其绘示三维与非门高速缓存100的写入方法的流程图。步骤S410为一预读方法。步骤S410及S420则为一写入方法。步骤S410执行于步骤S420前，以正确读取三维与非门高速缓存100中欲写入的各个存储单元的目前状态。当前第1页1 2 本文档来自技高网...
【技术保护点】
一种预读(pre‑reading)方法，用于一三维与非门高速缓存(3D NAND flash memory)，该预读方法包括：施加一第一选择电压(select voltage)于多个位线(bit line)的其中之一，以选择多层的其中之一；施加一第二选择电压于多个串行选择线(string select line)的其中之一，以于已选择的该层中选择多个串行的其中之一，其中已选择的该串行包括一第一存储单元(memory cell)、二第二存储单元及多个第三存储单元，这些第二存储单元相邻于该第一存储单元，且这些第三存储单元不相邻于该第一存储单元；以及经由多个字线(word lines)，施加一第一导通电压(pass voltage)于这些第二存储单元、施加一第二导通电压于这些第三存储单元、及施加一读取电压(read voltage)于该第一存储单元，以读取该第一存储单元的一数据，其中该第一导通电压大于该第二导通电压。
【技术特征摘要】
【专利技术属性】
技术研发人员：叶文玮，张智慎，张国彬，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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