具有占空比校正器的半导体装置制造方法及图纸

本公开涉及一种具有占空比校正器的半导体装置。本文公开一种设备，其包含：时钟产生器，其被配置成基于输入时钟信号而产生第一至第四时钟信号；第一占空比检测器，其被配置成响应于基于所述第一和第二时钟信号与基于所述第三和第四时钟信号而产生的信息之间的比较而输出第一信号；第二占空比检测器，其被配置成响应于基于所述第一和第四时钟信号与基于所述第二和第三时钟信号而产生的信息之间的比较而输出第二信号；第三占空比检测器，其被配置成响应于基于所述第一和第三时钟信号与基于所述第二和第四时钟信号而产生的信息之间的比较而输出第三信号；以及占空比调节器，其被配置成响应于所述第一至第三信号而调节所述输入时钟信号的占空比。节所述输入时钟信号的占空比。节所述输入时钟信号的占空比。

【技术实现步骤摘要】
具有占空比校正器的半导体装置


[0001]本公开涉及一种具有占空比校正器的半导体装置。

技术介绍

[0002]例如DRAM等半导体装置可包含占空比校正器(DCC)以用于将内部时钟信号的占空比保持在50％。然而，关于具有显著高频率的内部时钟信号，难以在保持原始频率的同时调节占空比。因此，关于具有显著高频率的内部时钟信号，有必要通过使用通过划分内部时钟信号而产生的多个分频时钟信号来调节占空比。

技术实现思路

[0003]在一个方面，本公开提供一种设备，其包括：时钟产生器，其被配置成基于输入时钟信号而产生具有彼此不同的相位的第一、第二、第三和第四时钟信号，所述第一、第二、第三和第四时钟信号定义：所述第一和第二时钟信号的邻近边缘之间的第一周期；所述第二和第三时钟信号的邻近边缘之间的第二周期；所述第三和第四时钟信号的邻近边缘之间的第三周期；以及所述第四和第一时钟信号的邻近边缘之间的第四周期；第一占空比检测器，其被配置成将所述第一和第二周期的总和与所述第三和第四周期的总和进行比较以输出第一检测信号；第二占空比检测器，其被配置成将所述第一和第四周期的总和与所述第二和第三周期的总和进行比较以输出第二检测信号；以及第三占空比检测器，其被配置成将所述第一和第三周期的总和与所述第二和第四周期的总和进行比较以输出第三检测信号；其中所述时钟产生器包含占空比调节器，所述占空比调节器被配置成响应于所述第一、第二和第三检测信号而调节所述输入时钟信号的占空比。
[0004]在另一方面，本公开提供一种设备，其包括：时钟产生器，其被配置成基于输入时钟信号而产生具有彼此不同的相位的第一、第二、第三和第四时钟信号；第一占空比检测器，其被配置成响应于基于所述第一和第二时钟信号而产生的第一信息与基于所述第三和第四时钟信号而产生的第二信息之间的比较而输出第一检测信号；第二占空比检测器，其被配置成响应于基于所述第一和第四时钟信号而产生的第三信息与基于所述第二和第三时钟信号而产生的第四信息之间的比较而输出第二检测信号；第三占空比检测器，其被配置成响应于基于所述第一和第三时钟信号而产生的第五信息与基于所述第二和第四时钟信号而产生的第六信息之间的比较而输出第三检测信号；以及占空比调节器，其被配置成响应于所述第一、第二和第三检测信号而调节所述输入时钟信号的占空比。
[0005]在又一方面，本公开提供一种设备，其包括：第一时钟路径，其包含被配置成调节第一输入时钟信号的占空比的第一占空比调节器；第二时钟路径，其包含被配置成调节具有与所述第一输入时钟信号成90度的不同相位的第二输入时钟信号的占空比的第二占空比调节器；以及控制电路，其被配置成检测第一、第二、第三和第四时间段中的最长或最短一者以产生控制信号，所述第一时间段由所述第一输入时钟信号的上升沿与所述第二输入时钟信号的上升沿之间的相位差限定，所述第二时间段由所述第二输入时钟信号的所述上
升沿与所述第一输入时钟信号的下降沿之间的相位差限定，所述第三时间段由所述第一输入时钟信号的所述下降沿与所述第二输入时钟信号的下降沿之间的相位差限定，所述第四时间段由所述第二输入时钟信号的所述下降沿与所述第一输入时钟信号的所述上升沿之间的相位差限定，其中响应于所述控制信号，所述第一和第二占空比调节器分别调节所述第一和第二输入时钟信号的所述上升沿和下降沿。
附图说明
[0006]图1为展示根据本公开的实施例的半导体装置的配置的框图；
[0007]图2为展示时钟控制电路的配置的框图；
[0008]图3展示内部时钟信号的波形；
[0009]图4为展示DCA控制电路的配置的框图；
[0010]图5为脉冲提取电路的电路图；
[0011]图6展示由脉冲提取电路产生的控制脉冲的波形；
[0012]图7展示用于解释DCD的功能的波形；
[0013]图8A至8C为DCD的电路图；
[0014]图9至9C为用于解释DCD的功能的波形；
[0015]图10为分析电路的操作的解释性图式；
[0016]图11A至11C为用于解释计数器的控制阶段的示意图；
[0017]图12为展示检测信号的变化的实例的波形；
[0018]图13为展示计数器的计数值与控制码之间的关系的图式；
[0019]图14A和14B为DCA的电路图；
[0020]图15为包含于DCA中的反相器的电路图；
[0021]图16为根据修改的反相器的电路图；以及
[0022]图17为控制码的实例，所述控制码的一部分经温度计编码。
具体实施方式
[0023]下文将参考附图详细地阐述本公开的各种实施例。以下详细描述参考附图，借助于图示来展示本公开的特定方面和各种实施例。详细描述提供足够细节以使所属领域的技术人员能够实践本公开的这些实施例。在不脱离本公开的范围的情况下，可利用其它实施例且可进行结构、逻辑和电性改变。本文所公开的各种实施例未必相互排斥，这是因为一些所公开实施例可以与一或多个其它所公开实施例组合以形成新的实施例。
[0024]图1为展示根据本公开的实施例的半导体装置的配置的框图。根据本实施例的半导体装置为DRAM且包含如图1中所展示的存储器单元阵列10、存取控制电路20、I/O电路30以及时钟控制电路100。存取控制电路20基于经由命令地址端子11输入的命令地址信号CA而对存储器单元阵列10进行存取。通过此存取操作，当命令地址信号CA指示读取操作时，从存储器单元阵列10读出的读取数据DQ经由I/O电路30输出到数据端子12。当命令地址信号CA指示写入操作时，从外部输入到数据端子12的写入数据DQ经由I/O电路30而写入到存储器单元阵列10中。存取控制电路20包含模式寄存器22。在模式寄存器22中设置各种操作参数。时钟控制电路100例如基于经由时钟端子13和14输入的互补外部时钟信号CKT和CKC而
产生各种内部时钟信号，包含内部时钟信号ICLK、CK0、CK90、CK180和CK270。存取控制电路20与内部时钟信号ICLK同步操作。I/O电路30与内部时钟信号CK0、CK90、CK180和CK270同步地串行输出读取数据DQ。
[0025]图2为展示时钟控制电路100的配置的框图。时钟控制电路100包含划分经由输入缓冲器101供应的外部时钟信号CKT和CKC以产生分频时钟信号iCK0、iCK90、iCK180和iCK270的分频器电路102。分频时钟信号iCK0、iCK90、iCK180和iCK270中的每一者的循环比外部时钟信号CKT和CKC的循环长两倍。分频时钟信号iCK0、iCK90、iCK180和iCK270的相位与外部时钟信号CKT和CKC的相位彼此相差90度。分频时钟信号iCK0和iCK90分别通过中继器103输入到延迟线111和121。分频时钟信号iCK0和iCK180通过中继器103输入到路径控制电路130。延迟线111和121分别延迟分频时钟信号iCK0和iCK90。延迟线111和121中的延迟由本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，其包括：时钟产生器，其被配置成基于输入时钟信号而产生具有彼此不同的相位的第一、第二、第三和第四时钟信号，所述第一、第二、第三和第四时钟信号定义：所述第一和第二时钟信号的邻近边缘之间的第一周期；所述第二和第三时钟信号的邻近边缘之间的第二周期；所述第三和第四时钟信号的邻近边缘之间的第三周期；以及所述第四和第一时钟信号的邻近边缘之间的第四周期；第一占空比检测器，其被配置成将所述第一和第二周期的总和与所述第三和第四周期的总和进行比较以输出第一检测信号；第二占空比检测器，其被配置成将所述第一和第四周期的总和与所述第二和第三周期的总和进行比较以输出第二检测信号；以及第三占空比检测器，其被配置成将所述第一和第三周期的总和与所述第二和第四周期的总和进行比较以输出第三检测信号；其中所述时钟产生器包含占空比调节器，所述占空比调节器被配置成响应于所述第一、第二和第三检测信号而调节所述输入时钟信号的占空比。2.根据权利要求1所述的设备，其中所述输入时钟信号包含具有彼此不同的相位的第一和第二输入时钟信号，其中所述占空比调节器包含第一占空比调节器和第二占空比调节器，所述第一占空比调节器被配置成调节所述第一输入时钟信号的占空比，所述第二占空比调节器被配置成调节所述第二输入时钟信号的占空比，并且其中所述时钟产生器进一步包含第一分相器和第二分相器，所述第一分相器被配置成响应于从所述第一占空比调节器输出的所述第一输入时钟信号而产生所述第一和第三时钟信号，所述第二分相器被配置成响应于从所述第二占空比调节器输出的所述第二输入时钟信号而产生所述第二和第四时钟信号。3.根据权利要求2所述的设备，其进一步包括第一、第二、第三和第四计数器电路，所述第一、第二、第三和第四计数器电路被配置成分别存储第一、第二、第三和第四计数值，其中所述第一占空比调节器被配置成响应于所述第一计数值而调节所述第一输入时钟信号的上升沿，且响应于所述第二计数值而调节所述第一输入时钟信号的下降沿，并且其中所述第二占空比调节器被配置成响应于所述第三计数值而调节所述第二输入时钟信号的上升沿，且响应于所述第四计数值而调节所述第二输入时钟信号的下降沿。4.根据权利要求3所述的设备，其进一步包括分析电路，所述分析电路被配置成分析所述第一、第二和第三检测信号以更新所述第一、第二、第三和第四计数值。5.根据权利要求4所述的设备，其中所述分析电路被配置成通过分析所述第一、第二和第三检测信号来检测所述第一、第二、第三和第四周期中的最长或最短一者。6.根据权利要求5所述的设备，其中所述分析电路被配置成在检测到所述第一周期为所述最长一者时递增所述第一计数器电路以增加所述第一输入时钟信号的所述上升沿的延迟，或递减所述第三计数器电路以减少所述第二输入时钟信号的所述上升沿的延迟。7.根据权利要求6所述的设备，其中所述分析电路被配置成在检测到所述第一周期为所述最短一者时递增所述第三计数器电路以增加所述第二输入时钟信号的所述上升沿的
延迟，或递减所述第一计数器电路以减少所述第一输入时钟信号的所述上升沿的延迟。8.根据权利要求7所述的设备，其中所述分析电路被配置成在检测到所述第二周期为所述最长一者时递增所述第三计数器电路以增加所述第二输入时钟信号的所述上升沿的延迟，或递减所述第二计数器电路以减少所述第一输入时钟信号的所述下降沿的延迟。9.根据权利要求4所述的设备，其中所述分析电路被配置成在第一操作阶段期间使所述第一、第二、第三和第四计数器电路递增或递减第一步长，且在所述第一操作阶段之后的第二操作阶段期间使所述第一、第二、第三和第四计数器电路递增或递减小于所述第一步长的第二步长。10.根据权利要求9所述的设备，其中当发生所述第一、第二和第三检测信号的转变时，所述分析电路的操作阶段从所述第一操作阶段改变到所述第二操作阶段。11.根据权利要求10所述的设备，其中当所述第一、第二和第三检测信号中的一个或两个振荡同时所述第一、第二和第三检测信号中的剩余一个或两个固定时，所述分析电路的所述操作阶段从所述第一操作阶段改变到所述第二操作阶段。12.一种设备，其包括：时钟产生器，其被配置成基于输入时钟信号而产生具有彼此不同的相位的第一、第二、第三和第四时钟信号；第一占空比检测器，其被配置成响应于基于所述第一和第二时钟信号而产生的第一信息与基于所述第三和第四时钟信号而产生的第二信息之间的比较而输出第一检...

【专利技术属性】
技术研发人员：佐藤康夫，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：