半导体存储装置制造方法及图纸

根据一个实施方式，半导体存储装置包括位线、源极线、设置在位线和源极线之间并串联连接的第一存储单元和第二存储单元、连接到所述第一存储单元的第一字线、连接到所述第二存储单元的第二字线、以及控制电路。当对所述第一存储单元执行读取操作时，所述控制电路向所述源极线提供源极电压，向所述第一字线提供第一电压，向所述第二字线提供第二电压，并且所述源极电压和所述第二电压之间的差小于所述源极电压和所述第一电压之间的差。极电压和所述第一电压之间的差。极电压和所述第一电压之间的差。

【技术实现步骤摘要】
半导体存储装置
[0001]相关申请的交叉引用
[0002]本申请基于2022年6月20日提交的日本专利申请No.2022
‑
099173和2023年3月2日提交的美国专利申请No.18/177115，并要求享受这两份申请的优先权，故以引用方式将这两份申请的全部内容并入本文。


[0003]概括地说，本文描述的实施方式涉及半导体存储装置。

技术介绍

[0004]已知一种存储器系统，包括作为半导体存储装置的NAND型闪存和控制NAND型闪存的控制器。

技术实现思路

[0005]实施方式实现了对于存储器系统的写入操作和读取操作所消耗的能量的减少。
[0006]总体上，根据一个实施方式，半导体存储装置包括位线、源极线、设置在所述位线和所述源极线之间并串联连接的第一存储单元和第二存储单元、连接到所述第一存储单元的第一字线、连接到所述第二存储单元的第二字线、以及控制电路。当对所述第一存储单元执行读取操作时，所述控制电路向所述源极线提供源极电压，向所述第一字线提供第一电压，向所述第二字线提供第二电压，并且所述源极电压和所述第二电压之间的差小于所述源极电压和所述第一电压之间的差。
附图说明
[0007]图1是说明一种存储器系统的结构的框图，该存储器系统包括根据一个实施方式的半导体存储装置。
[0008]图2是说明根据一个实施方式的半导体存储装置的结构的框图。
[0009]图3是示出根据一个实施方式的半导体存储装置的存储单元阵列的电路结构的图。<br/>[0010]图4是根据一个实施方式的半导体存储装置的截面图。
[0011]图5是示出根据一个实施方式的半导体存储装置中的相邻串的等效电路的图。
[0012]图6是示出根据一个实施方式的半导体存储装置中的存储单元晶体管的阈值电压分布的图。
[0013]图7是说明根据一个实施方式的半导体存储装置中的读取操作的图。
[0014]图8是示出根据一个实施方式的半导体存储装置中的存储单元晶体管的阈值电压分布的图。
[0015]图9是说明根据另一个实施方式的半导体存储装置中的读取操作的图。
[0016]图10是示出根据另一个实施方式的半导体存储装置中的存储单元晶体管的阈值
电压分布。
具体实施方式
[0017]在下文中，将参考附图具体描述包括根据实施方式的半导体存储装置的存储器系统。在以下描述中，向具有大致相同的功能和配置的部件分配相同的附图标记，并且仅在必要时才给出重复的描述。下文所示的每个实施方式示出了用于实现本实施方式的技术思想的器件或方法，以作为示例。本实施方式的技术思想是，部件的材料、形式、结构、配置等等并不限于下文所描述的内容。实施方式的技术思想可以使得各种类型的变化都添加到本专利的权利要求的保护范围中。
[0018]1.第一实施方式
[0019]将使用图1至图8，描述包括有根据第一实施方式的半导体存储装置的存储器系统。
[0020]1‑
1存储器系统整体配置
[0021]图1是用于说明存储器系统1的结构的框图，该存储器系统1包括根据一个实施方式的半导体存储装置。如图1中所示，存储器系统1包括存储器控制器2和根据一个实施方式的半导体存储装置，即半导体存储装置5至8。存储器控制器2通过总线连接到半导体存储装置5至8。将诸如NAND闪存芯片之类的非易失性存储器芯片用作半导体存储装置5至8。存储器控制器2控制半导体存储装置5至8的操作。
[0022]存储器控制器2与例如未示出的外部主机设备进行通信。存储器控制器2根据从主机设备接收的写入请求或读取请求，对半导体存储装置5至8执行写入操作或读取操作。当执行读取操作时，存储器控制器2将存储在半导体存储装置5至8中的数据发送到主机设备。
[0023]半导体存储装置5至8包括多个存储单元(cell)，并以非易失性的方式存储数据。半导体存储装置5至8是可单独区分的半导体芯片。例如，通过单独的芯片使能(enable)信号来区分半导体存储装置5至8。替代地，通过预先分配给每个半导体存储装置的单独芯片地址来区分半导体存储装置5至8。因此，根据来自存储器控制器2的指示，独立地控制半导体存储装置5至8。
[0024]存储器控制器2经由总线，将各种类型的信号发送到半导体存储装置5至8，并从半导体存储装置5至8接收各种类型的信号。总线包括多条信号线，并且根据从存储器控制器2发送的指示来执行信号的发送或接收。例如，经由总线发送或接收的信号是芯片使能信号、命令锁存使能信号，地址锁存使能信号、写入使能信号，读取使能信号和输出指示信号、写入保护信号，数据信号(包括数据选通(data strobe)信号)或就绪/繁忙(ready/busy)信号。
[0025]如图1中所示，存储器控制器2包括处理器61、内置存储器62、NAND接口电路63(NAND接口)、缓冲存储器64和主机接口电路65(主机接口)。
[0026]处理器61例如是中央处理单元(CPU)，并控制存储器控制器2的操作。例如，处理器61响应于从外部(例如，从主机设备)接收到的数据写入请求，经由NAND接口电路63向半导体存储装置5至8发出写入指示。处理器61以类似的方式，来执行读取操作、删除操作、校正操作等等的操作。
[0027]内置存储器62例如是诸如随机存取存储器(RAM)或动态RAM(DRAM)之类的半导体
存储器，并且用作处理器61的工作空间。内置存储器62存储用于管理半导体存储装置5至8的固件、各种类型的管理表等等。
[0028]NAND接口电路63经由上述的总线，连接到半导体存储装置5至8，并执行与半导体存储装置8至5的通信。NAND接口电路63根据来自处理器61的指示，向半导体存储装置5至8发送命令、地址或写入数据。NAND接口电路63从半导体存储装置5至8接收状态，并读取数据。
[0029]缓冲存储器64临时地存储由存储器控制器2从半导体存储装置5至8或外部接收的数据等。
[0030]主机接口电路65连接到外部主机设备(没有示出)，并执行与主机设备的通信。例如，主机接口电路65将从主机设备接收到的指示和数据分别传送到处理器61和缓冲存储器64。
[0031]1‑
2.半导体存储装置的结构
[0032]将使用图2，描述根据第一实施方式的半导体存储装置的结构示例。半导体存储装置5至8具有例如相同的结构。因此，下文将描述半导体存储装置5至8中的半导体存储装置5的结构，并且将省略对半导体存储装置6至8的结构的描述。
[0033]如图2中所示，半导体存储装置5包括存储单元阵列21(存储器)、输入/输出电路22(i/o)、逻辑控制电路24(逻辑控制)、寄存器26、定序器27、电压生成电路28(电压生成)、行解码器30、读出放大器31(Sense Amplifier，SA)、输入输出焊盘组32和逻辑控制焊盘组34。
[0034]尽本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，包括：位线；源极线；设置在所述位线和所述源极线之间并串联连接的第一存储单元和第二存储单元；连接到所述第一存储单元的第一字线；连接到所述第二存储单元的第二字线；以及控制电路，其中当对所述第一存储单元执行读取操作时，所述控制电路向所述源极线提供源极电压；向所述第一字线提供第一电压；以及向所述第二字线提供第二电压，所述源极电压和所述第二电压之间的差小于所述源极电压和所述第一电压之间的差。2.根据权利要求1所述的半导体存储装置，其中，所述源极电压和所述第二电压之间的差小于2V。3.根据权利要求1所述的半导体存储装置，其中，提供等同于地电压的电压，作为所述源极电压和所述第二电压。4.根据权利要求1所述的半导体存储装置，还包括：设置在所述位线和所述源极线之间的第一存储器串，所述第一存储器串包括连接在所述位线与所述第一存储单元和所述第二存储单元之间的第一选择晶体管、以及连接在所述第一存储单元和所述第二存储器单元与所述源极线之间的第二选择晶体管；连接到所述第一选择晶体管的第一栅极线；连接到所述第二选择晶体管的第二栅极线；设置在所述位线和所述源极线之间的第二存储器串，所述第二存储器串包括连接在所述位线和多个存储单元之间的第三选择晶体管、以及连接在所述多个存储单元和所述源极线之间的第四选择晶体管；连接到所述第三选择晶体管的第三栅极线；以及连接到所述第四选择晶体管的第四栅极线，当对所述第一存储单元执行所述读取操作时，所述控制电路向所述第一栅极线提供第一栅极电压；向所述第二栅极线提供第二栅极电压；向所述第三栅极线提供第三栅极电压；以及向所述第四栅极线提供第四栅极电压，所述源极电压和所述第一栅极电压之间的差小于所述源极电压和所述第三栅极电压之间的差，并且所述源极电压和所述第二栅极电压之间的差小于所述源极电压和所述第四栅极电压之间的差。5.根据权利要求4所述的半导体存储装置，其中，所述源极电压和所述第一栅极电压之间的差以及所述源极电压和所述第二栅极电压之间的差均小于2V。
6.根据权利要求4所述的半导体存储装置，其中，提供等同于地电压的电压作为所述源极电压、所述第一栅极电压和所述第二栅极电压。7.根据权利要求1所述的半导体存储装置，其中，所述第一存储单元和所述第二存储单元中的每一个都具有n型晶体管的极性，并且所述控制电路被配置为将所述第一存储单元或所述第二存储单元编程为多个写入状态中的一个，各写入状态对应于多个阈值电压分布中的一个，所述多个阈值电压分布具有分别等于或小于所述源极电压的电压。8.根据权利要求7所述的半导体存储装置，其中，当所述控制电路对所述第一存储单元执行所述读取操作时，所述第一电压为0V或更低。9.根据权利要求1所述的半导体存储装置，其中，所述第一存储单元和所述第二存储单元中的每一个都具有p型晶体管的极性，并且所述控制电路被配置为将所述第一存储单元或所述第二存储单元编程为多个写入状态中的一个，各写入状态对应于多个阈值电压分布中的一个，所述多个阈值电压分布具有分别等于或大于所述源极电压的电压。10.根据权利要求9所述的半导体存储装置，其中，当所述控制电路对所述第一存储单元执行所述读取操作时，所述第一电压为0V或更大。11.根据权利要求1所述的半导体存储装置，其中，所述第一存储单元和所述第二存储单元中的每一个都具有n型晶体管的极性，并且包括沟道部、源极电极和漏极电极，所述沟道部包括单晶硅或多晶硅，其中所述沟道部中的n型杂质的浓度为1
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10
18
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‑3或更小。12.根据权利要求1所述的半导体存储装置，其中，所述第一存储单元和所述第二存储单元中的每一个都具有n型晶体管的极性，并且包括沟道部、源极电极和漏极电极，所述沟道部包括具有1
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‑3或更小的磷或砷的单晶硅或多晶硅，所述源极电极和所述漏极电极包括具有1
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‑3...

【专利技术属性】
技术研发人员：佐贯朋也，中塚圭祐，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：