EEPROM制造技术

本发明专利技术公开了一种

【技术实现步骤摘要】
EEPROM电路


[0001]本专利技术涉及半导体集成电路领域，特别是涉及一种
EEPROM
电路
。

技术介绍

[0002]如图1所示，是现有
EEPROM
的存储单元
101
的电路结构示意图；如图2所示，是现有
EEPROM
的存储单元
101
的剖面结构示意图；如图3所示，是现有
EEPROM
的阵列结构图；现有
EEPROM
包括多个存储单元
101
，由多个所述存储单元
101
组成阵列单元，由多个所述阵列单元排列形成
EEPROM
的阵列结构
。
[0003]各所述存储单元
101
都采用分离栅浮栅器件
。
[0004]如图2所示，所述分离栅浮栅器件包括：源区
205
和漏区
206
，位于所述源区
205
和所述漏区
206
之间的多个分离的具有浮栅
104
的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构
103
；所述第一栅极结构中具有位于所述浮栅
104
顶部的控制栅
105。
[0005]所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记
102a
和
102b
表示
。
[0006]所述分离栅浮栅器件为
N
型器件，所述源区
205
和所述漏区
206
都由
N+
区组成
。
[0007]P
型掺杂的沟道区位于所述源区
205
和所述漏区
206
之间且被各所述第一栅极结构和所述第二栅极结构
103
所覆盖
。
所述源区
205
和所述漏区
206
都形成于
P
型半导体衬底
201
且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述源区
205
和所述漏区
206
之间的所述
P
型半导体衬底
201
组成或者进一步在所述
P
型半导体衬底
201
上进行掺杂形成
。
[0008]所述存储单元
101
的所述漏区
206
连接到漏极
D。
[0009]所述存储单元
101
的所述源区
205
连接源极
S。
[0010]各所述第一栅极结构由隧穿介质层
202、
所述浮栅
104、
控制栅介质层
203
和所述控制栅
105
叠加而成
。
[0011]各所述第二栅极结构
103
由字线栅介质层
204
和字线栅
106
叠加而成
。
[0012]所述控制栅
105
连接到控制栅线
CG
，所述字线栅
106
连接到字线
WL。
[0013]对所述存储单元
101
进行擦除
(Erase)
时：
[0014]所述控制栅线
CG
接负擦除电压
。
[0015]所述字线
WL
接正擦除电压
。
[0016]所述漏极
D
和所述源极
S
都接
0V。
[0017]所述负擦除电压和所述正擦除电压的电压差使各所述浮栅
104
中的存储电荷被擦除
。
[0018]表一中给出了现有存储器中对所述存储单元
101
进行操作时的具体参数：
[0019]表一
[0020]操作
CG(V)WL(V)S(V)D
擦除
‑
7800
[0021]表一中，所述负擦除电压等于
‑
7V
，所述正擦除电压等于
8V。
[0022]所述阵列单元中：各所述存储单元
101
排列成一行，各所述存储单元
101
的所述第二栅极结构
103
都连接对应的本地字线
(local word line
，
LWL)
；各所述阵列单元的所述本地字线独立设置
。
图3中显示了4根所述本地字线，分别用
LWL00、LWL10、LWL01
和
LWL11
表示
。
[0023]通常，所述阵列单元中所述存储单元
101
的数量包括8个即一个字节
(byte)。
[0024]所述阵列结构中：各所述阵列单元排列形成行和列，同一行的所述阵列单元排列成阵列单元行，同一列的所述阵列单元排列成阵列单元列
。
[0025]所述阵列结构中设置有选择管
、
主字线
(main word line
，
MWL)
和选择信号线
(CSL)。
图3中，显示了4个所述选择管，分别用标记
302a、302b、302c
和
302d
表示；显示了两根所述主字线，分别用标记
MWL0
和
MWL1
表示；显示了两根所述选择信号线，分别用标记
CSL0
和
CSL1
表示
。
[0026]所述主字线为行线，所述主字线的行数和所述阵列单元行的行数相同，各行所述主字线为相同行的所述阵列单元行中的各所述阵列单元共用，例如：所述主字线
MWL0
为第一行的所述阵列单元
301a
和
301c
共用，所述主字线
MWL1
为第二行的所述阵列单元
301b
和
301d
共用
。
[0027]所述选择信号线为列线，所述选择信号线的列数和所述阵列单元列的列数相同，各列所述选择信号线为相同列的所述阵列单元列中的各所述阵列单元共用
。
例如：所述选择信号线
CSL0
为第一列的所述阵列单元
301a
和
301b
共用，所述选择信号线
CSL1
为第二列的所述阵列单元
301c
和
301d
共用
。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种
EEPROM
电路，其特征在于，包括多个存储单元，由多个所述存储单元组成阵列单元，由多个所述阵列单元排列形成
EEPROM
的阵列结构；各所述存储单元都采用分离栅浮栅器件；所述分离栅浮栅器件包括：源区和漏区，位于所述源区和所述漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅；所述阵列单元中：各所述存储单元排列成一行，各所述存储单元的所述第二栅极结构都连接对应的本地字线；各所述阵列单元的所述本地字线独立设置；所述阵列结构中：各所述阵列单元排列形成行和列，同一行的所述阵列单元排列成阵列单元行，同一列的所述阵列单元排列成阵列单元列；所述阵列结构中设置有选择管
、
主字线
、
选择信号线和体电极线；各所述阵列单元分别和一个选择管相对应，各所述阵列单元的所述本地字线分别通过对应的所述选择管连接到对应的所述主字线；各所述选择管为
NMOS
管，所述选择管的第一沟道区由第一
P
型体区组成，所述第一
P
型体区和体电极相连；各所述选择管的源极连接到对应的所述阵列单元的所述本地字线；所述主字线为行线，所述选择信号线和所述体电极线都为列线；同一行的各所述选择管的漏极连接到同一行对应的所述主字线；同一列的各所述选择管的栅极连接到同一列对应的所述选择信号线；同一列的各所述选择管的体电极连接到同一列对应的所述体电极线；令选定的所述阵列单元为选定单元，未选定的所述阵列单元为非选定单元；对所述选定单元进行擦除时具有如下电压设置：所述选定单元的列对应所述选择信号线加选择信号，使所述选定单元对应的所述选择管导通；和所述选定单元的列不同的各所述选择信号线加
0V
电压，使和所述选定单元的不同列的各所述非选定单元对应的所述选择管关断；所述选定单元的行对应的所述主字线加正擦除电压；所述选择信号的电压大于所述正擦除电压；所述选定单元的列对应所述体电极线加正偏置电压，所述正偏置电压小于所述正擦除电压，和所述选定单元的列不同的各所述体电极线加
0V
电压，通过所述正偏置电压的设置减少所述选定单元对应的所述选择管的所述第一
P
型体区和
N+
的第一源区之间的偏压，从而提高所述选定单元对应的所述本地字线的电压；和所述选定单元的行不同的各所述主字线加所述正偏置电压
。2.
如权利要求1所述的
EEPROM
电路，其特征在于：所述阵列单元中，各所述存储单元的所述控制栅都连接到对应的控制栅线
。3.
如权利要求1所述的
EEPROM
电路，其特征在于：所述正偏置电压采用所述
EEPROM
...

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：