半导体结构及其形成方法技术

本发明专利技术的实施例针对用于宽带隙半导体器件的三维(3D)半导体结构，其中，宽带隙半导体器件在第一IC管芯和第二IC管芯之中分开。第一IC管芯包括第一衬底和第一半导体器件。第一衬底包括第一宽带隙材料，并且第一半导体器件位于第一衬底上面，并且部分地由第一宽带隙材料形成。第二IC管芯位于第一IC管芯上面，并且通过第一和第二IC管芯之间的接合结构接合至第一IC管芯。此外，第二IC管芯包括第二衬底和第二半导体器件。第二衬底包括第二宽带隙材料，并且第二半导体器件位于第二衬底下面，并且部分地由第二宽带隙材料形成。本申请的实施例还涉及形成半导体结构的方法。涉及形成半导体结构的方法。涉及形成半导体结构的方法。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本申请的实施例涉及半导体结构及其形成方法。

技术介绍

[0002]基于硅的半导体器件已经成为过去几十年的标准。然而，基于氮化镓(GaN)等的半导体器件越来越多地用于电源/转换器应用和射频(RF)应用。与硅基半导体器件相比，基于GaN等的半导体器件具有宽的带隙。此外，宽带隙支持在高频、高电压和高温下工作。

技术实现思路

[0003]本申请的一些实施例提供了一种半导体结构，包括：第一集成电路(IC)管芯，包括第一衬底和位于所述第一衬底上并且部分地由所述第一衬底形成的第一半导体器件；第二集成电路管芯，位于所述第一集成电路管芯上面，并且包括第二衬底和位于所述第二衬底上并且部分地由所述第二衬底形成的第二半导体器件；以及接合结构，位于所述第一集成电路管芯和所述第二集成电路管芯之间并且将所述第一集成电路管芯和所述第二集成电路管芯接合在一起；其中，所述第一半导体器件和所述第二半导体器件包括III
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V族材料。
[0004]本申请的另一些实施例提供了一种半导体结构，包括：第一衬底；第一半导体器件和第一互连结构，位于所述第一衬底上面，其中，所述第一半导体器件位于所述第一衬底上并且部分地由所述第一衬底形成，并且位于所述第一衬底和所述第一互连结构之间；第二衬底，位于所述第一衬底和所述第一互连结构上面；以及第二半导体器件和第二互连结构，位于所述第二衬底下面，其中，所述第二半导体器件位于所述第二衬底和所述第二互连结构之间；其中，所述第一衬底和所述第二衬底包括带隙大于硅带隙的宽带隙半导体材料。
[0005]本申请的又一些实施例提供了一种用于形成半导体结构的方法，所述方法包括：形成第一集成电路(IC)管芯，所述第一集成电路管芯在为晶圆的整个第一衬底上重复，其中，所述第一集成电路管芯包括第一半导体器件，所述第一半导体器件位于所述第一衬底上并且部分地由所述第一衬底形成；形成包括第二半导体器件的第二集成电路管芯，所述第二半导体器件位于所述第二衬底上并且部分地由所述第二衬底形成；当所述第二集成电路管芯位于所述第一集成电路管芯上面时，将所述第一集成电路管芯和所述第二集成电路管芯接合和电耦接在一起；以及分割所述第一集成电路管芯以将所述第一集成电路管芯的实例彼此分离，其中，在所述接合之后实施所述第一集成电路管芯的分割；其中，所述第一半导体器件和所述第二半导体器件包括III
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V族材料。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1示出了用于宽带隙半导体器件的三维(3D)半导体结构的一些实施例的截面
图。
[0008]图2示出了图1的3D半导体结构的一些实施例的截面图，其中示出了额外的细节。
[0009]图3示出了图2的3D半导体结构的半桥电路的一些实施例的电路图。
[0010]图4A和图4B分别示出了包括图2和图3的半桥电路的功率转换器电路的一些实施例的电路图。
[0011]图5示出了图2的3D半导体结构的一些实施例的顶视布局图。
[0012]图6和图7分别示出了图2的3D半导体结构的一些可选实施例的截面图和顶视布局图，其中第一半导体器件位于中心。
[0013]图8示出了图2的3D半导体结构的一些可选实施例的截面图，其中IC管芯包括密封环。
[0014]图9示出了图8的3D半导体结构的一些实施例的顶视布局图。
[0015]图10和图11分别示出了图8的3D半导体结构的一些可选实施例的截面图和顶视布局图，其中第一半导体器件位于中心。
[0016]图12示出了图8的3D半导体结构的一些可选实施例的截面图，其中省略了半导体通孔。
[0017]图13示出了图8的3D半导体结构的一些可选实施例的截面图，其中第二密封环的半导体通孔包括金属。
[0018]图14示出了图13的3D半导体结构的一些实施例的顶视布局图。
[0019]图15和图16分别示出了图13的3D半导体结构的一些可选实施例的截面图和顶视布局图，其中第一半导体器件位于中心。
[0020]图17示出了图8的3D半导体结构的一些实施例的截面图，其中IC管芯位于中介层管芯上面并且接合至中介层管芯。
[0021]图18示出了图17的3D半导体结构的一些实施例的截面图，其中中介层管芯位于第二中介层管芯上面并且接合至第二中介层管芯。
[0022]图19
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图29示出了用于形成宽带隙半导体器件的3D半导体结构的方法的一些实施例的一系列截面图。
[0023]图30示出了图19
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图29的方法的一些实施例的框图。
[0024]图31
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图34示出了图19
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图29的方法的一些可选实施例的一系列截面图。
具体实施方式
[0025]以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0026]此外，为了便于描述，本文可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元
件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0027]用于电源管理等的集成电路(IC)器件通常包括半桥电路。该电路包括高侧晶体管和低侧晶体管，该低侧晶体管具有电耦接至输出节点的单独的源极/漏极区域。高侧晶体管被配置为将输出节点拉至高电压，并且低侧晶体管被配置为将输出节点拉至低电压。
[0028]半桥电路可以用硅实现，由此n/p结可以用于将高侧和低侧晶体管彼此隔离。然而，为了提高性能，已经朝着氮化镓(GaN)等发展。此外，GaN使高侧和低侧晶体管能够在更高的频率、更高的电压和更高的温度下工作。然而，使用GaN时，n/p结无法将高侧和低侧晶体管彼此隔离。这样，共用衬底可以用作降低切换性能的背栅。例如，假设高侧电压为50伏特，低侧电压为0伏特，并且共用衬底被低侧电压偏置，则共用衬底可以用作在高侧晶体管处具有
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【技术保护点】

【技术特征摘要】
1.一种半导体结构，包括：第一集成电路(IC)管芯，包括第一衬底和位于所述第一衬底上并且部分地由所述第一衬底形成的第一半导体器件；第二集成电路管芯，位于所述第一集成电路管芯上面，并且包括第二衬底和位于所述第二衬底上并且部分地由所述第二衬底形成的第二半导体器件；以及接合结构，位于所述第一集成电路管芯和所述第二集成电路管芯之间并且将所述第一集成电路管芯和所述第二集成电路管芯接合在一起；其中，所述第一半导体器件和所述第二半导体器件包括III
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V族材料。2.根据权利要求1所述的半导体结构，其中，所述第一半导体器件和所述第二半导体器件位于所述第一衬底和所述第二衬底之间。3.根据权利要求1所述的半导体结构，其中，所述第一衬底和所述第二衬底是硅上氮化镓(GaN)衬底。4.根据权利要求1所述的半导体结构，其中，所述第一衬底包括半导体衬底以及位于所述半导体衬底和所述接合结构之间的III
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V族层，其中，所述第一集成电路管芯包括：通孔，从所述接合结构垂直延伸穿过所述III
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V族层至所述半导体衬底，并且在所述第一半导体器件周围的闭合路径中沿着所述第一集成电路管芯的外围横向延伸。5.根据权利要求4所述的半导体结构，其中，所述第二衬底包括第二半导体衬底以及位于所述第二半导体衬底和所述接合结构之间的第二III
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V族层，其中，所述第二集成电路管芯包括：第二通孔，从所述接合结构垂直延伸穿过所述第二III
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V族层至所述第二半导体衬底，并且在所述第二半导体器件周围的第二闭合路径中沿着所述第二集成电路管芯的外围横向延伸。6.根据权利要求4所述的半导体结构，其中，所述第一集成电路管芯包括形成导电壁的引线和通孔的交替堆叠件，其中，所述导电壁从所述接合结构垂直延伸至与所述第一半导体器件齐平的高度，并且进一步在所述第一半...

【专利技术属性】
技术研发人员：张庭辅，余俊磊，关文豪，蔡俊琳，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：