一种可提高ＭＯＳ管击穿电压的第一层金属制造技术

本发明专利技术提供一种可提高ＭＯＳ管击穿电压的第一层金属。现有技术中与栅极连接的第一层金属仅包括栅极覆盖范围内且与金属插塞连接的第一单元，无法通过扩大０Ｖ电势的范围且将高电场尽可能的推向漏极，从而导致ＭＯＳ管击穿电压较低。本发明专利技术的可提高ＭＯＳ管击穿电压的第一层金属包括相互连接且分别位于栅极覆盖范围内外的第一单元和第二单元，所述第二单元位于栅极外靠近漏极的一侧。本发明专利技术可有效扩大０Ｖ电势的范围，并将高电场尽可能的推向漏极，使电场分布变得更加均匀，如此可有效提高ＭＯＳ管的击穿电压。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种可提高MOS管击穿电压的第一层金 属。
技术介绍
MOS管的击穿电压(Breakdown Voltage)是指在栅极接地的情况下，流过漏源极 电流为一个特定值时的漏源电压，其是MOS管击穿前能连续加在漏源极的最高瞬间的电压 值。击穿电压是衡量MOS管耐压程度的关键参数，其越大代表MOS管的耐压性能越好。对 于工作在高压或高频的功率MOS管来说，击穿电压显得尤为重要。现常用的功率MOS管为 横向扩散金属氧化物半导体晶体管(Lateral Diffused Medal Oxide Semiconductor ;简 称LDM0S)。 MOS管的击穿电压受源漏极、硅衬底和栅极的影响，现有技术中通过改善源漏极、 硅衬底和栅极来提高MOS管的击穿电压已渐近极限。由于MOS管的击穿电压是在栅极接地 的状况下测得的，因此与栅极直接相连的第一层金属对击穿电压也有着一定的影响。 参见图1和图2，图1显示了现有技术中具有第一层金属的LDMOS的俯视示意图， 图2显示了图1中的A-A向剖视示意图，如图所示，L匿OS包括硅衬底11、源极阱12、漂移 区13、漏极14、栅极15、源极16、基极17、栅极侧墙18、介质层31和第一层金属。漏极14、 栅极15、源极16和基极17上还分别制作有漏极金属硅化物14'、栅极金属硅化物15'、源极 金属硅化物16'和基极金属硅化物17'。该基极17设置在浅沟槽隔离结构21和22间且通 过浅沟槽隔离结构22与源极16隔离。该漏极14通过浅沟槽隔离结构24与硅衬底11隔 离，浅沟槽隔离结构23位于漂移区13靠近栅极15的一端且其部分位于栅极15和栅极侧 墙18覆盖范围内。 第一层金属包括栅极15覆盖范围内的第一单元41 ，该第一单元41包括通过金属 插塞32与栅极15直接连接的插塞区410和与插塞区连接的非插塞区412。在现有技术中， 该第一单元41也可仅包括通过金属插塞32与栅极15直接连接的插塞区410。该第一层金 属还包括通过金属插塞分别与漏极14、源极16和基极17连接的第一漏极金属44、第一源 极金属46和第一基极金属47。 参见图3，结合参见图1和图2，图3显示了测得图1和图2所示的L匿0S的击穿 电压时紧靠浅沟槽隔离结构23下部漂移区13的电场强度分布示意图，如图所示，X轴的正 向指向漏极14方向，电场强度分布线L1与X轴和Y轴所形成图形的面积即为击穿电压，经 计算得出击穿电压为62. 6V。 参见图4，结合参见图1和图2，图4显示了测得图1和图2所示的L匿0S的击穿 电压时的等势线分布示意图，从图中可以看出，浅沟槽隔离结构23下的等势线较分散且离 漏极14较远，从而导致击穿电压不够高。 因此，如何提供一种可提高M0S管击穿电压的第一层金属以扩大0V电势的范围且 将高电场尽可能的推向漏极，并提高电场分布的均匀性，从而有效提高M0S管的击穿电压，已成为业界亟待解决的技术问题。
技术实现思路
本专利技术的目的在于提供一种可提高MOS管击穿电压的第一层金属，通过所述第一 层金属可扩大0V电势的范围且将高电场尽可能的推向漏极，使电场分布变得更加均匀，从 而有效提高击穿电压。 本专利技术的目的是这样实现的一种可提高MOS管击穿电压的第一层金属，制作在 介质层上且通过设置在其中的金属插塞与栅极连接，该第一层金属包括栅极覆盖范围内且 与金属插塞连接的第一单元，该第一层金属还包括栅极覆盖范围外且位于靠近漏极一侧的 第二单元，该第二单元与第一单元连接。 在上述的可提高MOS管击穿电压的第一层金属中，该第一单元包括通过金属插塞 与栅极直接连接的插塞区以及与插塞区连接的非插塞区。 在上述的可提高MOS管击穿电压的第一层金属中，该第一单元包括通过金属插塞 与栅极直接连接的插塞区。 在上述的可提高M0S管击穿电压的第一层金属中，该M0S管为横向扩散金属氧化 物半导体晶体管，其具有漂移区，该漂移区在靠近栅极的一端设置有浅沟槽隔离结构。 在上述的可提高MOS管击穿电压的第一层金属中，该第二单元覆盖该浅沟槽隔离结构。 在上述的可提高MOS管击穿电压的第一层金属中，该介质层为氧化硅。 在上述的可提高MOS管击穿电压的第一层金属中，该金属插塞为钨插塞。 与现有技术中与栅极连接的第一层金属仅包括栅极覆盖范围内且与金属插塞连 接的第一单元，从而无法通过扩大OV电势的范围且将高电场尽可能的推向漏极相比，本发 明的可提高MOS管击穿电压的第一层金属还包括栅极覆盖范围外靠近漏极且与第一单元 连接的第二单元，从而有效扩大了 OV电势的范围，并将高电场尽可能的推向漏极，使电场 分布变得更加均匀，如此有效提高了 MOS管的击穿电压。附图说明 本专利技术的可提高MOS管击穿电压的第一层金属由以下的实施例及附图给出。 图1为现有技术中具有第一层金属的LDMOS的俯视示意图； 图2为图1中的A-A向剖视示意图； 图3为测得图1和图2所示的LDMOS的击穿电压时紧靠浅沟槽隔离结构23下部 漂移区13的电场强度分布示意图； 图4为测得图1和图2所示的L匿OS的击穿电压时的等势线分布示意图； 图5为具有本专利技术的可提高MOS管击穿电压的第一层金属的LDMOS的俯视示意图； 图6为图5中的B-B向剖视示意图； 图7为测得图5和图6所示的LDMOS的击穿电压时紧靠浅沟槽隔离结构23下部 漂移区13的电场强度分布示意图； 图8为测得图5和图6所示的L匿OS的击穿电压时的等势线分布示意图。具体实施例方式以下将对本专利技术的可提高MOS管击穿电压的第一层金属作进一步的详细描述。 参见图5和图6，图5显示了具有本专利技术的可提高M0S管击穿电压的第一层金属的 LDMOS的俯视示意图，图6显示了图5中的B-B向剖视示意图，如图所示，L匿OS包括硅衬底 11、源极阱12、漂移区13、漏极14、栅极15、源极16、基极17、栅极侧墙18、介质层31和第一 层金属。所述源极阱12和漂移区13设置在所述硅衬底11中且位于栅极15左右两侧，所 述源极16和基极17设置在所述源极阱12中，所述漏极14设置在所述漂移区13中。漏极 14、栅极15、源极16和基极17上还分别制作有漏极金属硅化物14'、栅极金属硅化物15'、 源极金属硅化物16'和基极金属硅化物17'。所述基极17设置在浅沟槽隔离结构21和22 间且通过浅沟槽隔离结构22与源极16隔离。所述漏极14通过浅沟槽隔离结构24与硅衬 底11隔离，浅沟槽隔离结构23位于漂移区13靠近栅极15的一端且其部分位于栅极15和 栅极侧墙18覆盖范围内。 继续参见图5和图6，所述第一层金属包括相互连接的第一单元41和第二单元 42，所述第一单元41和第二单元42分别位于栅极15覆盖范围内外且所述第二单元42位 于靠近漏极14的一侧，所述第一单元41包括通过金属插塞32与栅极15直接连接的插塞 区410和与插塞区410连接的非插塞区412。所述第一层金属还包括通过金属插塞分别与 漏极14、源极16和基极17连接的第一漏极金属44、第一源极金属46和第一基极金属47。 当测试图5和图6所示的L匿0S的击穿电压时，需要将栅极15接置为0V电势，此 时与栅极相连的第一单元41和第二单本文档来自技高网...

【技术保护点】
一种可提高ＭＯＳ管击穿电压的第一层金属，制作在介质层上且通过设置在其中的金属插塞与栅极连接，该第一层金属包括栅极覆盖范围内且与金属插塞连接的第一单元，其特征在于，该第一层金属还包括栅极覆盖范围外且位于靠近漏极一侧的第二单元，该第二单元与第一单元连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘正超，唐树澍，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]