半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法，其中该制作半导体元件的方法包括，主要先形成一栅极结构设于基底上以及源极/漏极区域设于栅极结构旁构成一主动元件，形成一层间介电层于主动元件上，去除部分该层间介电层以形成一接触洞于该主动元件上但不暴露出主动元件顶表面且接触洞底表面高于栅极结构顶表面，然后再形成一金属层于接触洞内以形成浮置接触插塞。塞。塞。

【技术实现步骤摘要】
半导体元件及其制作方法


[0001]本专利技术涉及一种制作半导体元件的方法，尤其是涉及一种形成浮置接触插塞于主动元件上的方法。

技术介绍

[0002]在现有半导体产业中，多晶硅系广泛地应用于半导体元件如金属氧化物半导体(metal
‑
oxide
‑
semiconductor，MOS)晶体管中，作为标准的栅极填充材料选择。然而，随着MOS晶体管尺寸持续地微缩，传统多晶硅栅极因硼穿透(boron penetration)效应导致元件效能降低，及其难以避免的空乏效应(depletion effect)等问题，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界更尝试以新的栅极填充材料，例如利用功函数(work function)金属来取代传统的多晶硅栅极，用以作为匹配高介电常数(High
‑
K)栅极介电层的控制电极。
[0003]然而，在现今无论是多晶硅栅极或金属栅极晶体管制作过程中，在后段制作接触插塞时无论栅极结构本身为主动栅极或虚置栅极均会设置接触插塞连接栅极结构或源极/漏极区域，而此设计容易使原本为虚置栅极(dummy gate)形成导通进而毁损整个电路。因此如何在不改变现有接触插塞制作工艺的情况下来解决上述问题即为现今一重要课题。

技术实现思路

[0004]本专利技术一实施例揭露一种制作半导体元件的方法，其主要先形成一栅极结构设于基底上以及源极/漏极区域设于栅极结构旁构成一主动(有源)元件，形成一层间介电层于主动元件上，去除部分该层间介电层以形成一接触洞于该主动元件上但不暴露出主动元件顶表面且接触洞底表面高于栅极结构顶表面，然后再形成一金属层于接触洞内以形成浮置接触插塞。
[0005]本专利技术另一实施例揭露一种半导体元件，其主要包含一主动元件设于基底上、一层间介电层设于主动元件上以及一浮置接触插塞设于层间介电层内并设于主动元件上，其中浮置接触插塞包含第一部分以及第二部分设于主动元件上。
[0006]本专利技术又一实施例揭露一种半导体元件，其主要包含一主动元件设于基底上、一层间介电层设于主动元件上以及一浮置接触插塞设于层间介电层内并设于主动元件上，其中浮置接触插塞顶表面包含圆形。
附图说明
[0007]图1至图2为本专利技术一实施例制作半导体元件的方法示意图；
[0008]图3至图4为本专利技术一实施例制作半导体元件的方法示意图；
[0009]图5为本专利技术一实施例依据图1至图2制作工艺所制备的浮置接触插塞的立体结构示意图；
[0010]图6为本专利技术一实施例依据图3至图4制作工艺所制备的浮置接触插塞的立体结构
示意图。
[0011]主要元件符号说明
[0012]12:基底
[0013]14:浅沟隔离
[0014]16:金属氧化物半导体晶体管
[0015]18:栅极结构
[0016]20:源极/漏极区域
[0017]22:栅极介电层
[0018]24:栅极电极
[0019]26:层间介电层
[0020]28:接触洞
[0021]30:接触洞
[0022]32:阻障层
[0023]34:金属层
[0024]36:浮置接触插塞
[0025]38:内侧部分
[0026]40:外侧部分
[0027]42:接触洞
具体实施方式
[0028]请继续参照图1至图2，图1至图2为本专利技术一实施例制作半导体元件的方法示意图，其中各图示中的下半部为剖面方向制作半导体元件的示意图而上半部则为俯视方向制作半导体元件的示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的组。然后于基底12中形成由例如氧化硅所构成的浅沟隔离(shallow trench isolation,STI)14并基底12上形成主动元件例如多个金属氧化物半导体(metal
‑
oxide semiconductor,MOS)晶体管16以及层间介电层(interlayer dielectric,ILD)26覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等晶体管元件，其中金属氧化物半导体晶体管16可包含至少一栅极结构18设于基底12上、间隙壁(图未示)与源极/漏极区域20设于栅极结构18两侧的基底12内以及选择性外延层与金属硅化物设于源极/漏极区域20表面。
[0029]在本实施例中，各栅极结构18可包含一栅极介电层22以及一栅极电极24，其中栅极介电层22较佳包含氧化硅而栅极电极24则可包含多晶硅或金属材料。本实施例的栅极结构18虽以多晶硅所构成的栅极电极24为例，但不局限于此，依据本专利技术其他实施例又可依据金属栅极置换(replacement metal gate,RMG)制作工艺将多晶硅所构成的栅极结构18转换为包含功函数金属材料的金属栅极，此变化型也属本专利技术所涵盖的范围。而由于依据RMG制作工艺将多晶硅栅极转换为金属栅极为本领域所熟知技术，在此不另加赘述。
[0030]另外间隙壁可包含单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁(图未示)以及一主间隙壁(图未示)，且间隙壁可选自由氧化硅、氮化硅、氮氧化硅以及氮碳
化硅所构成的组，但不局限于此。源极/漏极区域20与外延层可依据所置备晶体管的导电型式而包含不同掺质或不同材料。例如源极/漏极区域20可包含P型掺质或N型掺质，而外延层则可包含锗化硅、碳化硅或磷化硅。在本实施例中，层间介电层26可由氧化硅所构成，层间介电层26可设于基底12上并覆盖各金属氧化物半导体晶体管16，且层间介电层26中可设有多个接触插塞(图未示)电连接晶体管的源极/漏极区域20。
[0031]然后进行一光刻及蚀刻制作工艺，例如可先形成一图案化掩模(图未示)如图案化光致抗蚀剂于层间介电层26上并暴露出部分层间介电层26顶表面，再利用图案化掩模为掩模以蚀刻方式去除部分层间介电层26以形成接触洞28、30位于栅极结构18或源极/漏极区域20正上方，其中接触洞28、30较佳不暴露出栅极结构18顶表面且接触洞28、30底表面高于栅极结构18顶表面。
[0032]需注意的是，本阶段所形成的接触洞28、30从图1上方的俯视图来看较佳包含一设于中心的接触洞18以及一设于外围呈现环状的接触洞30环绕中间的接触洞28，而两者之间设有层间介电层26将两个接触洞28、30隔开。从图1下方的剖面图来看，经上述光刻及蚀刻制作工艺所形成的接触洞28、30较佳包含一个设于中间的接触洞28以及两个设于两侧的接触洞30，各接触洞28、30底表面均高于栅极结构18顶表面，且三个接触洞28、30均设于栅极结构18正上方或从另一角度来看设于两侧的接触洞30侧壁较佳切齐或不本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制作半导体元件的方法，其特征在于，包含：形成主动元件于基底上；以及形成浮置接触插塞于该主动元件上。2.如权利要求1所述的方法，其中该主动元件包含：栅极结构，设于该基底上；以及源极/漏极区域，设于该栅极结构旁。3.如权利要求2所述的方法，还包含：形成层间介电层于该基底上；去除部分该层间介电层以形成接触洞于该主动元件上，其中该接触洞底表面高于该栅极结构顶表面；以及形成金属层于该接触洞内以形成该浮置接触插塞。4.如权利要求3所述的方法，还包含形成该接触洞于该栅极结构正上方。5.如权利要求3所述的方法，还包含形成该接触洞于该源极/漏极区域正上方。6.如权利要求1所述的方法，其中该浮置接触插塞包含：内侧部分；以及外侧部分，环绕该内侧部分。7.如权利要求6所述的方法，其中该内侧部分于俯视角度包含实心圆形且该外侧部分包含环形。8.如权利要求1所述的方法，其中该浮置接触插塞于俯视角度包含环形。9.一种半导体元件，其特征在于，包含：主动元件，设于基底上；层间介电层，设于该主动元件上；以及浮置接触插塞，设于该层间介电层内并设于该主动元件上，其中该浮置接触插塞包含第一外侧部分以及第二外侧部分设于该主动元件上。10.如权利要求9所述的半导体元件，其中该主动元件包含：栅极结构，设于该基底上；...

【专利技术属性】
技术研发人员：孙家祯，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：