半导体结构及其形成方法技术

本申请提供半导体结构及其形成方法，所述半导体结构包括：半导体衬底，所述半导体衬底的第一表面形成有第一外延层和第二外延层，所述半导体衬底包括若干交替分布的第一区域和第二区域；掩埋金属连接结构，位于所述第二区域的第一外延层和第二外延层中，所述掩埋金属连接结构的顶面尺寸小于所述掩埋金属连接结构的底面尺寸；穿硅通孔连接结构，位于第二区域的半导体衬底的第二表面贯穿所述半导体衬底并电连接所述掩埋金属连接结构的底面。本申请提供一种半导体结构及其形成方法，增加了掩埋金属连接结构底部的尺寸，可以使得掩埋金属连接结构和穿硅通孔连接结构精准对接，提高器件可靠性。件可靠性。件可靠性。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本申请涉及半导体
，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]金属布线是半导体工艺中的重要部分。在先进技术节点中，由于金属连线密度的提高，晶圆正面布线的尺寸严重受限。背面供电网络(Back
‑
side Power Delivery Network，BSPDN)工艺将信号线布置在晶圆正面，供电线布置在晶圆背面，以节省布线空间并降低供电线的电阻和信号线的耦合噪声。
[0003]然而目前的BSPDN工艺中存在掩埋金属连接结构和穿硅通孔连接结构容易错位影响接触电阻甚至导致掩埋金属连接结构和穿硅通孔连接结构电连接断开的问题。
[0004]因此，有必要提供一种更有效、更可靠的技术方案，使得掩埋金属连接结构和穿硅通孔连接结构精准对接，提高器件可靠性。

技术实现思路

[0005]本申请提供一种半导体结构及其形成方法，可以使得掩埋金属连接结构和穿硅通孔连接结构精准对接，提高器件可靠性。
[0006]本申请的一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底的第一表面形成有第一外延层和第二外延层，所述半导体衬底包括若干交替分布的第一区域和第二区域；在所述第二区域的第一外延层和第二外延层中形成掩埋金属连接结构，所述掩埋金属连接结构的顶面尺寸小于所述掩埋金属连接结构的底面尺寸；在所述第二区域的半导体衬底的第二表面形成贯穿所述半导体衬底并电连接所述掩埋金属连接结构的底面的穿硅通孔连接结构。
[0007]在本申请的一些实施例中，所述第一外延层的材料为硅锗，所述第二外延层的材料为硅。
[0008]在本申请的一些实施例中，所述第一外延层中锗的浓度分布从所述第一外延层的底面向所述第一外延层的顶面逐渐减少。
[0009]在本申请的一些实施例中，形成所述掩埋金属连接结构的方法包括：刻蚀所述第二外延层和第一外延层形成贯穿所述第二外延层和第一外延层的第一沟槽；刻蚀所述第一沟槽两侧的第一外延层使位于所述第一外延层中的部分第一沟槽的宽度大于位于所述第二外延层中的部分第一沟槽的宽度；在所述第一沟槽中形成所述掩埋金属连接结构，位于所述第一外延层中的部分掩埋金属连接结构的宽度大于位于所述第二外延层中的部分掩埋金属连接结构的宽度。
[0010]在本申请的一些实施例中，刻蚀所述第一沟槽两侧的第一外延层的方法包括各向同性刻蚀工艺。
[0011]在本申请的一些实施例中，所述掩埋金属连接结构的顶面的宽度小于等于所述第二区域的宽度，所述掩埋金属连接结构的底面的宽度大于所述第二区域的宽度。
[0012]在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述第一区域的第二外延层中形成晶体管结构。
[0013]本申请的另一个方面还提供一种半导体结构，包括：半导体衬底，所述半导体衬底的第一表面形成有第一外延层和第二外延层，所述半导体衬底包括若干交替分布的第一区域和第二区域；掩埋金属连接结构，位于所述第二区域的第一外延层和第二外延层中，所述掩埋金属连接结构的顶面尺寸小于所述掩埋金属连接结构的底面尺寸；穿硅通孔连接结构，位于第二区域的半导体衬底的第二表面贯穿所述半导体衬底并电连接所述掩埋金属连接结构的底面。
[0014]在本申请的一些实施例中，所述第一外延层的材料为硅锗，所述第二外延层的材料为硅。
[0015]在本申请的一些实施例中，所述第一外延层中锗的浓度分布从所述第一外延层的底面向所述第一外延层的顶面逐渐减少。
[0016]在本申请的一些实施例中，所述掩埋金属连接结构的顶面的宽度小于等于所述第二区域的宽度，所述掩埋金属连接结构的底面的宽度大于所述第二区域的宽度。
[0017]在本申请的一些实施例中，所述半导体结构还包括：位于所述第一区域的第二外延层中的晶体管结构。
[0018]本申请提供一种半导体结构及其形成方法，增加了掩埋金属连接结构底部的尺寸，可以使得掩埋金属连接结构和穿硅通孔连接结构精准对接，提高器件可靠性。
附图说明
[0019]以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的专利技术意图。应当理解，附图未按比例绘制。
[0020]其中：
[0021]图1至图2为一种半导体结构的形成方法中各步骤的结构示意图；
[0022]图3至图10为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图；
[0023]图11为本申请一些实施例所述的半导体结构的结构示意图。
具体实施方式
[0024]以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
[0025]下面结合实施例和附图对本专利技术技术方案进行详细说明。
[0026]图1至图2为一种半导体结构的形成方法中各步骤的结构示意图。
[0027]参考图1所示，提供半导体衬底100，所述半导体衬底100包括若干交替分布的第一
区域110和第二区域120，所述第一区域110的半导体衬底100的第一表面形成有晶体管结构(图中未示出)，所述第二区域120中形成有掩埋金属连接结构140，所述半导体衬底100的第一表面还依次形成有第一层间介质层130和第二层间介质层150。
[0028]所述第一区域110中形成的晶体管结构可以是任意晶体管结构，例如MOSFET等。参考图1所示，由于所述第一区域110中形成的晶体管结构可以是任意晶体管结构，因此本申请出于简洁的目的省略了晶体管结构。但本领域技术人员结合公知常识在确定了所述晶体管结构种类的情况下应当能够知晓对应的晶体管结构在所述第一区域110上的形状和分布。例如，如果所述晶体管结构为MOSFET，则对应的第一区域110的半导体衬底100上可以包括栅极、源极和漏极等结构。
[0029]所述第二层间介质层150中还可以形成有电连接所述掩埋金属连接结构140的信号线(signal routes)。
[0030]参考图2所示，在所述第二区域120的半导体衬底100的第二表面形成贯穿所述半导体衬底100并电连接所述掩埋金属连接结构140的底面的穿硅通孔连接结构160。
[0031]工艺设计上，所述穿硅通孔连接结构160应当正好位于第二区域120并且正好电连接所述掩埋金属连接结构140的底面。然而在实际工艺中，由于目前的刻蚀工艺形成的沟槽一般都呈现沿着刻蚀方向尺寸变小的特性，因此所述掩埋金属连接结构140的底面和所述穿硅通本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底的第一表面形成有第一外延层和第二外延层，所述半导体衬底包括若干交替分布的第一区域和第二区域；在所述第二区域的第一外延层和第二外延层中形成掩埋金属连接结构，所述掩埋金属连接结构的顶面尺寸小于所述掩埋金属连接结构的底面尺寸；在所述第二区域的半导体衬底的第二表面形成贯穿所述半导体衬底并电连接所述掩埋金属连接结构的底面的穿硅通孔连接结构。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一外延层的材料为硅锗，所述第二外延层的材料为硅。3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一外延层中锗的浓度分布从所述第一外延层的底面向所述第一外延层的顶面逐渐减少。4.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述掩埋金属连接结构的方法包括：刻蚀所述第二外延层和第一外延层形成贯穿所述第二外延层和第一外延层的第一沟槽；刻蚀所述第一沟槽两侧的第一外延层使位于所述第一外延层中的部分第一沟槽的宽度大于位于所述第二外延层中的部分第一沟槽的宽度；在所述第一沟槽中形成所述掩埋金属连接结构，位于所述第一外延层中的部分掩埋金属连接结构的宽度大于位于所述第二外延层中的部分掩埋金属连接结构的宽度。5.如权利要求4所述的半导体结构的形成方法，其特征在于，刻蚀所述第一沟槽两侧的第一外延层的方法包括各向同性刻...

【专利技术属性】
技术研发人员：任烨，吴旭升，
申请(专利权)人：北方集成电路技术创新中心北京有限公司，
类型：发明
国别省市：