封装结构及其形成方法技术

本发明专利技术提供一种通过结构以及其形成方法获得制造灵活性和效率，其中可以形成RDL接触特征并与硅通孔(TSV)对齐，而不管用于形成TSV的制造过程和形成接触特征的制造过程之间的相应关键尺寸(CD)存在任何潜在不匹配。提供了用于底层TSV的自对准曝光的各种工艺，而不需要额外的微影步骤。要额外的微影步骤。要额外的微影步骤。

【技术实现步骤摘要】
封装结构及其形成方法


[0001]本专利技术的实施例是有关于一种封装结构及其形成方法。

技术介绍

[0002]本申请案主张于2022年6月13日提交的美国临时专利申请第63/366,261号的优先权，名称为“InFO TSV Reveal Process”，所有该申请案的内容全文并入本案供参考。
[0003]由于各种电子组件(例如晶体管、二极管、电阻器、电容器等)的积体密度不断提高，半导体行业经历了快速增长。在大多数情况下，积体密度的提高源于最小特征尺寸的迭代减小，这允许将更多组件整合到给定区域中。随着对缩小电子设备的需求的增长，出现了对更小和更具创造性的半导体管芯封装技术的需求。此类封装系统的一个示例是迭层封装(Package
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on
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Package，PoP)技术。在PoP设备中，顶部半导体封装堆栈在底部半导体封装之上，以提供高水平的整合度和组件密度。PoP技术通常能够在印刷电路板(printed circuit board，PCB)上生产具有增强功能和小尺寸的半导体装置。

技术实现思路

[0004]本专利技术的实施例提供一种形成封装装置的方法，包括：形成至少部分延伸穿过衬底的多个硅通孔(TSV)；使所述衬底的最顶表面凹陷以低于所述相应的TSV的顶表面，使所述相应的TSV从所述衬底的所述最顶表面突出；在所述衬底的所述最顶表面形成钝化层；图案化所述钝化层以暴露所述相应的TSV的所述相应顶表面；在所述衬底上方形成重布线路层(RDL)，所述RDL包括多个接触特征，所述接触特征中的至少一个与所述多个TSV中的至少一个电性接触和物理接触。
[0005]本专利技术的实施例提供一种形成封装装置的方法，包括：形成穿过衬底的硅通孔(TSV)；将所述衬底的侧面封装在模制化合物中；使所述衬底的最顶表面凹陷，使得所述TSV突出到所述衬底的凹陷的最顶表面上方；在所述凹陷的最顶表面上形成图案化钝化层，其中所述图案化钝化层暴露出所述硅通孔的顶表面；在所述衬底和所述模制化合物上方形成重布线路层(RDL)，所述RDL具有与所述TSV的最顶表面对准并电性接触和物理接触的接触垫；以及在所述RDL上安装集成电路。
[0006]本专利技术的实施例提供一种封装装置，包括：封装在模制化合物中的管芯，所述管芯的最顶表面低于所述模制化合物的最顶表面；延伸穿过所述管芯的硅通孔(TSV)，当在横截面中观察时，所述TSV具有第一最小宽度并且具有在所述管芯的最顶表面上方突出的顶部；覆盖所述管芯和所述TSV的所述顶部的侧壁的钝化层，所述钝化层在所述TSV和所述模制化合物的侧壁之间延伸；所述管芯和所述模制化合物上的重布线路层(RDL)，所述RDL在其中具有接触垫，所述接触垫与所述TSV对准并且在横截面中观察时具有第二最小宽度，所述第二最小宽度是大于所述第一最小宽度。
附图说明
[0007]结合附图阅读以下详细说明，会最佳地理解本揭露的态样。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
[0008]图1a和图1c分别示出了其中可以并入本公开的实施例的半导体封装的剖视图。
[0009]图1b更详细地说明了图1a的封装的一部分。
[0010]图2a至图2e示出了根据一些实施例的半导体封装制造的各个中间阶段的剖视图。
[0011]图3a到图3e示出了根据其他实施例的半导体封装制造的各个中间阶段的剖视图。
[0012]图4a至图4c示出了根据另外的实施例的半导体封装制造的各个中间阶段的剖视图。
[0013]图5a至图5c示出了根据又一些实施例的半导体封装制造的各个中间阶段的剖视图。
[0014]图6提供了本文公开的说明性方法中的主要步骤的流程图。
[0015]图7a至图7e共同示出了根据此案公开的各种实施例形成封装装置的过程中的主要步骤。
具体实施方式
[0016]以下揭露内容提供用于实施本专利技术的不同特征的诸多不同实施例或实例。以下阐述组件及排列的具体实例以简化本揭露。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征进而使得第一特征与第二特征可不直接接触的实施例。另外，本揭露可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
[0017]此外，为易于说明，本文中可能使用例如「下伏的(underlying)」、「位于
…
下方(below)」、「下部的(lower)」、「上覆的(overlying)」、「上部的(upper)」或类似用语等空间相对性用语来阐述图中所示的一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外亦囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
[0018]图1示出了示例性整合扇出(Integrated Fan
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Out，InFO)封装100，其中例如半导体管芯14、16可以以有时被称为3D堆栈布置的方式堆栈。更详细地，封装100还包括管芯2，管芯2包括其中形成有一个或多个导电通孔6的硅衬底，其至少部分地嵌入模制化合物4内。在所示实施例中，管芯2被封装在模制化合物4内围绕其四个边。在一些实施例中，管芯2的顶表面不含模制化合物4。在一些实施例中，管芯2的底表面不含模制化合物4。其他配置在本公开的预期范围内并且对于本领域技术人员而言将是显而易见的。如上所述，衬底通常由硅晶体形成。模制化合物4通常由商业上可获得的模制化合物形成并且通常是弹性体或橡胶材料、树脂材料、复合材料、热塑性或热固性聚合物、硅树脂等，如本领域已知的材料。
[0019]如图所示，管芯2通常是无源或空白衬底，其上没有形成电路，除了导电通孔6。导
电通孔6被形成为穿过衬底2a的至少一部分。在一些实施例中，导电通孔6被称为通孔、硅通孔(through silicon via，TSV)。在一些实施例中，衬底由硅形成，并且导电通孔6被称为硅通孔(TSV)。在其他预期的实施例中，管芯2可以包括有源或无源部件(未示出)或者甚至可以包括形成在其上的集成电路(未示出)。类似地，在所示实施例中，导电通孔7形成在模制化合物4中。在一些实施例中，导电通孔7延伸穿过模制化合物4并且在本文中被称为穿模通孔(through mold via，TMV)。TMV 7为封装100提供额外的可配置性和互连性。在一些实施例中，TMV 7对于所公开的实施例的操作和使用不是必需的。
[0020]如图1中进一步所示，管芯2和模制化合物4形成在重布线路层(re
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distribution layer，RDL)8本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成封装装置的方法，包括：形成至少部分延伸穿过衬底的多个硅通孔(TSV)；使所述衬底的最顶表面凹陷以低于所述相应的TSV的顶表面，使所述相应的TSV从所述衬底的所述最顶表面突出；在所述衬底的所述最顶表面形成钝化层；图案化所述钝化层以暴露所述相应的TSV的所述相应顶表面；在所述衬底上方形成重布线路层(RDL)，所述RDL包括多个接触特征，所述接触特征中的至少一个与所述多个TSV中的至少一个电性接触和物理接触。2.根据权利要求1所述的方法，其特征在于，还包括：至少部分地将所述衬底封装在模制化合物中，通过将所述衬底的侧面封装在所述模制化合物中，同时使所述衬底的所述最顶表面没有所述模制化合物。3.根据权利要求1所述的方法，其特征在于，图案化所述钝化层以暴露所述相应的TSV的所述相应顶表面的步骤，包括：微影图案化所述钝化层以形成开口，所述开口中的相应一者暴露所述TSV中的相应一者。4.根据权利要求1所述的方法，其特征在于，图案化所述钝化层以暴露所述相应的TSV的所述相应顶表面的步骤，包括：在所述钝化层的顶表面上执行化学机械抛光(CMP)工艺以平坦化所述钝化层的所述最顶表面至所述多个TSV中的相应一者的相应最顶表面。5.根据权利要求1所述的方法，其特征在于，在所述衬底上方形成所述重布线路层(RDL)的步骤包括在图案化的所述钝化层内形成接触特征。6.一种形成封装装置的方法，包括：形成穿过衬底的硅通孔(TSV)；将所述衬底的侧面封装在模制化合物中；...

【专利技术属性】
技术研发人员：曾建富，吴伟诚，袁玉洁，叶德强，张宏宾，谢正贤，许立翰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：