半导体存储装置的制造方法及半导体存储装置制造方法及图纸

实施方式提供一种能够将多个导电层与多个触头更可靠地连接的半导体存储装置的制造方法及半导体存储装置。实施方式的半导体存储装置的制造方法中，反复进行多次以下处理，即：在通过减薄使第二掩模层向朝向第一边的第一方向后退的同时，将多个第一绝缘层及第二绝缘层中的从第二掩模层露出的层叠体的1组第一绝缘层及第二绝缘层蚀刻去除的处理，去除进行了多次减薄的第二掩模层，并去除在第一边露出的第一停止层，反复进行多次以下处理，即：在通过减薄使第一掩模层向第一方向后退的同时，将多个第一绝缘层及第二绝缘层中的从第一掩模层露出的层叠体的1组第一绝缘层及第二绝缘层蚀刻去除的处理。刻去除的处理。刻去除的处理。

【技术实现步骤摘要】
半导体存储装置的制造方法及半导体存储装置
[0001]相关申请
[0002]本申请享有以日本专利申请2022
‑
044482号(申请日：2022年3月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及半导体存储装置的制造方法及半导体存储装置。

技术介绍

[0004]在三维非易失性存储器中，例如层叠多个导电层而得的层叠体中三维地配置存储单元。另外，通过将该多个导电层加工成阶梯状并分别连接触头，能够将多个导电层电性引出。

技术实现思路

[0005]本专利技术要解决的课题是提供一种能够将多个导电层与多个触头更可靠地连接的半导体存储装置的制造方法及半导体存储装置。
[0006]在实施方式的半导体存储装置的制造方法中，形成由多个第一绝缘层与多个第二绝缘层一层一层地交替层叠而成的层叠体，在所述层叠体的上方形成具有第一边的第一掩模层，形成至少覆盖所述第一边的第一停止层，形成覆盖包含所述第一边在内的所述第一掩模层的第二掩模层，反复进行多次以下处理，即：在通过减薄使所述第二掩模层向朝向所述第一边的第一方向后退的同时，将所述多个第一绝缘层及第二绝缘层中的从所述第二掩模层露出的所述层叠体的1组第一绝缘层及第二绝缘层蚀刻去除的处理，去除进行了多次所述减薄的所述第二掩模层，并去除在所述第一边露出的所述第一停止层，反复进行多次以下处理，即：在通过减薄使所述第一掩模层向所述第一方向后退的同时，将所述多个第一绝缘层及第二绝缘层中的从所述第一掩模层露出的所述层叠体的1组第一绝缘层及第二绝缘层蚀刻去除的处理。
附图说明
[0007]图1是示出实施方式所涉及的半导体存储装置所具备的存储区域的构成的一例的截面图。
[0008]图2是示出实施方式所涉及的半导体存储装置所具备的阶梯部的构成的一例的截面图。
[0009]图3是示出实施方式所涉及的半导体存储装置所具备的阶梯部的构成的一例的俯视图。
[0010]图4是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0011]图5是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的
截面图。
[0012]图6是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0013]图7是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0014]图8是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0015]图9是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0016]图10是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0017]图11是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0018]图12是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0019]图13是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0020]图14是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0021]图15是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0022]图16是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0023]图17是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0024]图18是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0025]图19是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0026]图20是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0027]图21是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0028]图22是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0029]图23是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0030]图24是依次例示实施方式所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0031]图25是依次例示比较例所涉及的半导体存储装置的制造方法的步骤的一部分的截面图。
[0032]图26是依次例示实施方式的变形例1所涉及的半导体存储装置所具备的阶梯部的形成方法的步骤的一部分的截面图。
[0033]图27是依次例示实施方式的变形例1所涉及的半导体存储装置所具备的阶梯部的形成方法的步骤的一部分的截面图。
[0034]图28是依次例示实施方式的变形例1所涉及的半导体存储装置所具备的阶梯部的形成方法的步骤的一部分的截面图。
[0035]图29是示出实施方式的变形例1所涉及的半导体存储装置所具备的阶梯部的构成的一例的俯视图。
[0036]图30是例示实施方式的变形例2所涉及的半导体存储装置所具备的阶梯部的形成方法的步骤的一部分的截面图。
[0037]图31是示出在实施方式的其他变形例所涉及的半导体存储装置的制造方法中形成了2层停止层的状态的截面图。
具体实施方式
[0038]以下，参照附图对本专利技术进行详细说明。另外，本专利技术并不限定于下述的实施方式。另外，下述实施方式中的构成要素包括本领域技术人员容易想到的要素或实质上相同的要素。
[0039](半导体存储装置的构成例)
[0040]图1是示出实施方式所涉及的半导体存储装置1所具备的存储区域MR的构成的一例的截面图。图1的(a)是半导体存储装置1的包含存储区域MR的沿Y方向的截面图。图1的(b)是半导体存储装置1的柱PL的局部放大截面图。
[0041]另外，在本说明书中，X方向及Y方向均为沿着后述的字线WL的面的朝向的方向，X方向与Y方向相互正交。另外，有时将后述的字线WL的电性引出方向称为第一方向，该第一方向是沿X方向的方向。另外，有时将与第一方向相交的方向称为第二方向，该第二方向是沿Y方向的方向。但是，由于半导体存储装置1有可能包含制造误差，所以第一方向与第二方向不一定正交。
[0042]如图1(a)所示，半导体存储装置1具备源极线SL和层叠体LM。
[0043]源极线SL形成在未图示的硅基板等半导体基板的一部分上，或者形成在远离半导体基板的上方。源极线SL具备下部源极线DSLa、中间源极线BSL和上部源极线DSLb。在下部源极线DSLa上配置有中间源极线BSL，在中间源极线BSL上配置有上部源极线DSLb。下部源极线DSLa、中间源极线BSL以及上部源极线DSLb例如是导电性的多本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置的制造方法，在该制造方法中，形成由多个第一绝缘层与多个第二绝缘层一层一层地交替层叠而成的层叠体，在所述层叠体的上方形成具有第一边的第一掩模层，形成至少覆盖所述第一边的第一停止层，形成覆盖包含所述第一边在内的所述第一掩模层的第二掩模层，反复进行多次以下处理，即：在通过减薄使所述第二掩模层向朝向所述第一边的第一方向后退的同时，将所述多个第一绝缘层及第二绝缘层中的从所述第二掩模层露出的所述层叠体的1组第一绝缘层及第二绝缘层蚀刻去除的处理，去除进行了多次所述减薄的所述第二掩模层，并去除在所述第一边露出的所述第一停止层，反复进行多次以下处理，即：在通过减薄使所述第一掩模层向所述第一方向后退的同时，将所述多个第一绝缘层及第二绝缘层中的从所述第一掩模层露出的所述层叠体的1组第一绝缘层及第二绝缘层蚀刻去除的处理。2.根据权利要求1所述的半导体存储装置的制造方法，其中，在形成所述第一停止层时，形成覆盖所述第一掩模层的所述第一边及上表面、以及从所述第一掩模层露出的所述层叠体的上表面的所述第一停止层，在反复进行所述第二掩模层的减薄和所述1组第一绝缘层及第二绝缘层的蚀刻时，反复进行以下处理，即：在从通过所述第二掩模层的减薄而新露出的所述层叠体的所述上表面去除所述第一停止层的同时，进行所述1组第一绝缘层及第二绝缘层的蚀刻去除。3.根据权利要求1所述的半导体存储装置的制造方法，其中，在形成所述第一停止层时，形成覆盖所述第一掩模层的所述第一边及上表面、以及从所述第一掩模层露出的所述层叠体的上表面的所述第一停止层，在反复进行所述第二掩模层的减薄和所述1组...

【专利技术属性】
技术研发人员：那波恭介，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：