半导体结构及其形成方法技术

方法包括：提供具有栅极结构、源极/漏极电极、第一蚀刻停止层(ESL)、第一层间介电(ILD)层、第二ESL和第二ILD层的结构。方法包括：形成第一蚀刻掩模；通过第一蚀刻掩模对第二ILD层、第二ESL和第一ILD层实施第一蚀刻以形成第一沟槽；在第一沟槽中沉积第三介电层；形成第二蚀刻掩模；以及通过第二蚀刻掩模对第二ILD层、第二ESL、第一ILD层和第一ESL实施第二蚀刻，从而形成第二沟槽，其中，第二沟槽暴露源极/漏极电极中的一些，并且第三介电层抵抗第二蚀刻。方法还包括：在第二沟槽中沉积金属层。本申请的实施例还涉及半导体器件及其形成方法。的实施例还涉及半导体器件及其形成方法。的实施例还涉及半导体器件及其形成方法。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本申请的实施例涉及半导体结构及其形成方法。

技术介绍

[0002]半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增大了处理和制造IC的复杂性，为了实现这些进步，需要IC处理和制造中类似的发展。
[0003]例如，当继续按比例缩小时，相邻源极/漏极(S/D)接触件之间的隔离成为问题。用于增加相邻S/D接触件之间的隔离的方法和结构是非常期望的。

技术实现思路

[0004]本申请的一些实施例提供了一种形成半导体结构的方法，包括：提供结构，所述结构具有栅极结构，与所述栅极结构相邻的源极/漏极电极，位于所述源极/漏极电极和所述栅极结构上方的第一蚀刻停止层，位于所述第一蚀刻停止层上方的第一层间介电层，位于所述栅极结构、所述第一蚀刻停止层和所述第一层间介电层上方的第二蚀刻停止层以及位于所述第二蚀刻停止层上的第二层间介电层；形成在所述第二层间介电层上方提供第一开口的第一蚀刻掩模；通过所述第一开口对所述第二层间介电层、所述第二蚀刻停止层和所述第一层间介电层实施第一蚀刻，从而形成第一沟槽；在所述第一沟槽中沉积第三介电层，其中，所述第三介电层具有与所述第二层间介电层不同的材料；形成第二蚀刻掩模，所述第二蚀刻掩模提供暴露所述第二层间介电层和所述第三介电层的部分的第二开口；通过所述第二开口对所述第二层间介电层、所述第二蚀刻停止层、所述第一层间介电层和所述第一蚀刻停止层实施第二蚀刻，从而形成第二沟槽，其中，所述第二沟槽暴露所述源极/漏极电极中的一些，其中，所述第三介电层抵抗所述第二蚀刻；以及在所述第二沟槽中沉积金属层。
[0005]本申请的另一些实施例提供了一种形成半导体结构的方法，包括：提供结构，所述结构具有半导体鳍，与所述半导体鳍的下部部分相邻的隔离结构，位于所述半导体鳍上方的源极/漏极电极，位于所述半导体鳍的沟道区域上方的栅极结构，位于所述源极/漏极电极、所述隔离结构和所述栅极结构上的第一蚀刻停止层，位于所述第一蚀刻停止层上的第一层间介电层，位于所述栅极结构、所述第一蚀刻停止层和所述第一层间介电层上的第二蚀刻停止层以及位于所述第二蚀刻停止层上的第二层间介电层；形成在所述第二层间介电层上方提供第一开口的第一蚀刻掩模；通过所述第一开口对至少所述第二层间介电层、所述第二蚀刻停止层和所述第一层间介电层实施第一蚀刻，产生第一沟槽；用具有与所述第二层间介电层不同的材料的一个或多个第三介电层填充所述第一沟槽；形成第二蚀刻掩
模，所述第二蚀刻掩模在所述第二层间介电层和所述一个或多个第三介电层正上方提供第二开口；通过所述第二开口对至少所述第二层间介电层、所述第二蚀刻停止层、所述第一层间介电层和所述第一蚀刻停止层实施第二蚀刻，从而产生暴露所述源极/漏极电极中的一些的第二沟槽，其中，所述第二蚀刻调整为不蚀刻所述一个或多个第三介电层；以及在所述第二沟槽中形成源极/漏极接触插塞。
[0006]本申请的又一些实施例提供了一种半导体结构，包括：栅极结构；源极/漏极电极，与所述栅极结构相邻；第一蚀刻停止层，位于所述源极/漏极电极和所述栅极结构上方；第一层间介电层，位于所述第一蚀刻停止层上方；第二蚀刻停止层，位于所述栅极结构、所述第一蚀刻停止层和所述第一层间介电层上方；第二层间介电层，位于所述第二蚀刻停止层上方；第一介电结构，从顶视图看设置在相邻的所述栅极结构之间，并且从所述第二层间介电层的顶面垂直延伸至所述第一层间介电层内或下方的点；以及源极/漏极接触件，延伸穿过所述第一层间介电层和所述第二层间介电层以及所述第一蚀刻停止层和所述第二蚀刻停止层并且接合在所述源极/漏极电极中的一些上。
附图说明
[0007]当结合附图实施阅读时，从以下详细描述可最佳理解本专利技术的各个方面。需要强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1A和图1B示出了根据本专利技术的实施例的形成半导体器件的方法的流程图。
[0009]图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A是根据本专利技术的实施例的在根据图1A和图1B中的方法的各个制造阶段期间的半导体器件的部分的顶视图。
[0010]图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B和图14B是根据本专利技术的实施例的在根据图1A和图1B中的方法的各个制造阶段期间的分别沿图2A至图14A的B
‑
B线的半导体器件的部分的截面图。
[0011]图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C和图14C是根据本专利技术的实施例的在根据图1A和图1B中的方法的各个制造阶段期间的分别沿图2A至图14A的C
‑
C线的半导体器件的部分的截面图。
[0012]图15、图16和图17是根据本专利技术的实施例的在根据图1A和图1B中的方法的各个制造阶段期间的沿图2A的B
‑
B线的半导体器件的部分的截面图。
具体实施方式
[0013]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0014]此外，为了便于描述，本文可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，当用“约”、“大约”等描述数值或数值范围时，根据本领域技术人员鉴于本文公开的具体技术的知识，该术语涵盖在所描述的数值的某些变化(诸如+/
‑
10％或其它变化)内的数值，除非另有说明。例如，术语“约5nm”可以涵盖从4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。
[0015]本发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体结构的方法，包括：提供结构，所述结构具有栅极结构、与所述栅极结构相邻的源极/漏极电极、位于所述源极/漏极电极和所述栅极结构上方的第一蚀刻停止层、位于所述第一蚀刻停止层上方的第一层间介电层、位于所述栅极结构、所述第一蚀刻停止层和所述第一层间介电层上方的第二蚀刻停止层以及位于所述第二蚀刻停止层上的第二层间介电层；形成在所述第二层间介电层上方提供第一开口的第一蚀刻掩模；通过所述第一开口对所述第二层间介电层、所述第二蚀刻停止层和所述第一层间介电层实施第一蚀刻，从而形成第一沟槽；在所述第一沟槽中沉积第三介电层，其中，所述第三介电层具有与所述第二层间介电层不同的材料；形成第二蚀刻掩模，所述第二蚀刻掩模提供暴露所述第二层间介电层和所述第三介电层的部分的第二开口；通过所述第二开口对所述第二层间介电层、所述第二蚀刻停止层、所述第一层间介电层和所述第一蚀刻停止层实施第二蚀刻，从而形成第二沟槽，其中，所述第二沟槽暴露所述源极/漏极电极中的一些，其中，所述第三介电层抵抗所述第二蚀刻；以及在所述第二沟槽中沉积金属层。2.根据权利要求1所述的方法，还包括：在沉积所述金属层之前，去除所述第二蚀刻掩模。3.根据权利要求1所述的方法，还包括：在所述第二层间介电层、所述第三介电层和所述金属层上方形成第三层间介电层；蚀刻所述第三层间介电层以形成暴露所述金属层的导通孔；以及在所述导通孔中形成金属通孔。4.根据权利要求3所述的方法，其中，所述金属通孔中的至少一个设置在所述第三介电层正上方。5.根据权利要求1所述的方法，其中，所述第一蚀刻也蚀刻所述第一蚀刻停止层。6.根据权利要求1所述的方法，还包括：在沉积所述第三介电层之前，在所述第一沟槽的表面上形成介电衬垫层，其中，所述第三介电层沉积在所述介电衬垫层上。7.根据权利要求1所述的方法，其中，所述第二层间介电层包括SiO2，并且所述第三介电层包括La2O3、Al2O3、AlON、ZrO2、HfO2、Si3N4、ZnO、ZrN、ZrAlO、TiO2、Ta2O5、Y2O3、TaCN、SiOCN、SiOC或SiCN。8.根据权利要求1所述的方法，其中，...

【专利技术属性】
技术研发人员：饶孟桓，黄麟淯，苏焕杰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：