一种三维集成电路的制备方法及三维集成电路技术

本申请实施例提供了一种集成电路的制备方法及三维集成电路。制备方法包括如下步骤：形成底部器件层；在底部器件层之上形成第一孤岛隔离层；在第一个孤岛隔离层之上形成上方第一器件层；其中，第一孤岛隔离层用于隔离第一孤岛隔离层向底部器件层的漏电以及隔离形成上方第一器件层的制造工艺的退火工艺的光照。本申请实施例解决了传统的芯片制备工艺中的退火光会对已经制备出的部分的加热造成损伤的技术问题。的技术问题。的技术问题。

【技术实现步骤摘要】
一种三维集成电路的制备方法及三维集成电路


[0001]本申请涉及半导体器件
，具体地，涉及一种三维集成电路的制备方法。

技术介绍

[0002]集成电路(Integrated Circuit，简称IC)是一种微型电子器件或部件。电子产品目前正在朝小型化、高密度化、高可靠性、低功耗方向发展，因此，集成电路/芯片发展方向也是小型化、高密度化、高可靠性、低功耗。
[0003]在单个芯片的制备过程中，已经制备出的部分，在制备其他部分工艺中的退火工艺中的退火光会对已经制备出的部分进行加热，有时这种加热会使得已经制备出的部分的寿命受损或者直接损坏。
[0004]因此，传统的芯片制备工艺中的退火光会对已经制备出的部分的加热造成损伤，是本领域技术人员急需要解决的技术问题。
[0005]在
技术介绍
中公开的上述信息仅用于加强对本申请的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

技术实现思路

[0006]本申请实施例提供了一种三维集成电路的制备方法，以解决传统的芯片制备工艺中的退火光会对已经制备出的部分的加热造成损伤的技术问题。
[0007]本申请实施例提供了一种三维集成电路的制备方法，包括如下步骤：
[0008]形成底部器件层；
[0009]在底部器件层之上形成第一孤岛隔离层；
[0010]在第一个孤岛隔离层之上形成上方第一器件层；
[0011]其中，第一孤岛隔离层用于隔离第一孤岛隔离层向底部器件层的漏电以及隔离形成上方第一器件层的制造工艺的退火工艺的光照。
[0012]本申请实施例还提供了一种三维集成电路，通过上述三维集成电路的制备方法制备形成。
[0013]本申请实施例由于采用以上技术方案，具有以下技术效果：
[0014]本申请实施例的三维集成电路的制备方法，本质上制备一个真正的3D芯片，只有一个衬底就是底部器件层的底部衬底。底部器件层仅仅是一个三维集成电路中的层结构，上方第一器件层是底部器件层上方的层结构，即底部器件层和上方第一器件层在制造时垂向排列形成，两者通过第一孤岛隔离层键合。第一孤岛隔离层键合键合的连接方式，一方面方便的实现了底部器件层和上方第一器件层之间的连接，另一方面，也将底部器件层和上方第一器件层进行了有效的隔离，避免了上方第一器件层向底部器件层的漏电；另外，在上方第一器件层制备过程中退火工艺的退火光产生的大量热量被第一孤岛隔离层阻挡，将一部分热量限制在第一孤岛隔离层的位置，使得能够进入底部器件层的热量大大减少。因此，第一孤岛隔离层是实现在垂向方向集成底部器件层和上方第一器件层的重要环节。本申请
实施例的三维集成电路的制备方法，不是为了形成3D封装芯片，而是制备一个真正的3D芯片，即三维集成电路。整个三维集成电路只有一个底部衬底，使得整个三维集成电路的垂向高度能够较小，进而整个三维集成电路的尺寸较小；同时也使得三维集成电路的衬底成本较低。
附图说明
[0015]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0016]图1为本申请实施例一的三维集成电路的制备方法的流程图；
[0017]图2为本申请实施例二的三维集成电路的制备方法制备出的三维集成电路的示意图；
[0018]图3为本申请实施例二的三维集成电路的制备方法完成步骤S1
‑
2的剖视图；
[0019]图4为本申请实施例二的三维集成电路的制备方法完成步骤S1
‑
3的剖视图；
[0020]图5为本申请实施例二的三维集成电路的制备方法完成步骤S1
‑
4的剖视图；
[0021]图6为本申请实施例二的三维集成电路的制备方法完成步骤S2
‑
1的剖视图；
[0022]图7为本申请实施例二的三维集成电路的制备方法完成步骤S2
‑
3的剖视图；
[0023]图8为本申请实施例二的三维集成电路的制备方法完成步骤S3
‑
2的剖视图；
[0024]图9为本申请实施例二的三维集成电路的制备方法完成步骤S3
‑
5的剖视图；
[0025]图10为本申请实施例二的三维集成电路的制备方法完成步骤S3
‑
6的剖视图；
[0026]图11为本申请实施例二的三维集成电路的制备方法完成步骤S4的剖视图。
[0027]附图标记：
[0028]底部衬底外延层1，底部功能器件层的功能器件2，氧化物绝缘层3，钨通孔4，氧化物绝缘层中的金属互连线5，低介电常数绝缘层6，低介电常数绝缘层中的金属互连线7，二氧化硅孤岛隔离层8，第一薄硅层9，浅沟槽隔离10，第一功能器件层的功能器件11，第一层间TSV通孔12，铝垫层13，钝化层14，H+离子注入层15，退火阻挡层16。
具体实施方式
[0029]为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
[0030]传统的3D封装芯片本质上是多层芯片的封装，即每个芯片在封装前都是独立的，两层芯片之间始终会有一定的间隙，这样3D封装本身无法实现两层芯片之间紧密贴合，不能适应芯片的小型化的发展方向。在每一个单个的芯片中，都具有各自的衬底，而且衬底需要保持一定的厚度，导致单个芯片的厚度也是需要一定的厚度；另外衬底在芯片中的占比在40％～50％之间，这样也使得3D封装芯片的成本居高不下。
[0031]本申请的专利技术人不是在传统的3D封装芯片的基础之上考虑如何实现芯片的更小化。而是开拓了另一条崭新的发展方向，创造出真正的三维集成电路的制备方法，适应了三维集成电路小型化、高密度化、高可靠性、低功耗的发展方向。真正的三维集成电路的制备
方法中也需要解决芯片制备工艺中的退火光会对已经制备出的部分的加热造成损伤的技术问题。
[0032]实施例一
[0033]本申请实施例的三维集成电路的制备方法，包括如下步骤：
[0034]形成底部器件层；
[0035]在底部器件层之上形成第一孤岛隔离层；
[0036]在第一个孤岛隔离层之上形成上方第一器件层；
[0037]其中，第一孤岛隔离层用于隔离第一孤岛隔离层向底部器件层的漏电以及隔离形成上方第一器件层的制造工艺的退火工艺的光照。
[0038]本申请实施例的三维集成电路的制备方法，本质上制备一个真正的3D芯片，只有一个衬底就是底部器件层的底部衬底。底部器件层仅仅是一个三维集成电路中的层结构，上方第一器件层是底部器件层上方的层结构，即底部器件层和上方第一器件层在制造时垂向排列形成，两者通本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维集成电路的制备方法，其特征在于，包括如下步骤：形成底部器件层；在底部器件层之上形成第一孤岛隔离层；在第一个孤岛隔离层之上形成上方第一器件层；其中，第一孤岛隔离层用于隔离第一孤岛隔离层向底部器件层的漏电以及隔离形成上方第一器件层的制造工艺的退火工艺的光照。2.根据权利要求1所述的三维集成电路的制备方法，其特征在于，三维集成电路的制备方法还包括如下步骤：在所述上方第一器件层之上形成第二个孤岛隔离层；在第二个孤岛隔离层之上，形成上方第二器件层；
……
；在上方第n
‑
1器件层之上形成第n孤岛隔离层；在第n孤岛隔离层之上，形成上方第n器件层；其中，第一孤岛隔离层、第二孤岛隔离层、
……
、第n孤岛隔离层各自覆盖下一层的器件层，n的取值范围为大于等于1小于等于50。3.根据权利要求2所述的三维集成电路的制备方法，其特征在于，第一孤岛隔离层、第二孤岛隔离层、
……
、第n孤岛隔离层分别为二氧化硅孤岛隔离层。4.根据权利要求3所述的三维集成电路的制备方法，其特征在于，上方第一器件层、上方第二器件层、
……
、上方第n
‑
1器件层用第k器件层表示，所述第k器件层包括第k半导体层、第k功能器件层、第k绝缘层，其中，h从1遍取到n；在形成第k半导体层之后，还包括步骤：形成器件隔离，所述器件隔离贯穿所述第k半导体层，器件隔离包围在第k功能器件层的功能器件预设位置的外侧；其中，所述器件隔离通过STI形成，或者所述器件隔离通过氧注入的方式形成。5.根据权利要求4所述的三维集成电路的制备方法，其特征在于，形成第k器件层的步骤包括；形成第k半导体层；在所述第k半导体层之上形成功能器件，以形成第k功能器件层；在第k功能器件层之上形成第k绝缘层，在所述第k绝缘层内形成与功能器件连接的电连接结构；形成在所述第k绝缘层的内部且位于所述第k绝缘层的电连接结构之上的第k器件层的退火阻挡层，所述第k器件层的退火阻挡层遮盖所述第k功能器件层的功能器件和第k绝缘层的电连接结构且避开预设的竖向通孔位置；其中，第k器件层采用低热预算制造工艺形成，所述第k器件层的退火阻挡层用于阻挡集成电路的后续制备过程中退火工艺的退火光对所述第k器件层的退火阻挡层之下的结构进行加热。6.根据权利要求5所述的三维集成电路的制备方法，其特征在于，形成底部器件层的步骤具体包括：形成底部衬底；
在所述底部衬底之上形成底部功能器件，以形成底部功能器件层；在底部功能器件层之上形成底部绝缘层，在所述底部绝缘层内形成与底部功能器件连接的电连接结构；形成在所述底部绝缘层的内部且位于所述底部绝缘层的电连接结构之上底部器件层的退火阻挡层，所述底部器件层的退火阻挡层遮盖所述底部功能器件层的功能器件和所述底部绝缘层的电连接结构且避开预设的竖向通孔位置；其中，所述底部器件层的退火阻挡层用于阻挡集成电路的后续制备过程中退火工艺的退火光对所述底部器件层的退火阻挡层之下的结构进行加热。7.根据权利要求6所述的三维集成电路的制备方法，其特征在于，第k绝缘层的电连接结构在横向方向被第k绝缘层包裹；所述底部绝缘层的电连接结构在横向方向被底部绝缘层包裹。8.根据权利要求7所述的三维集成电路的制备方法，其特征在于，还包括：形成层间TSV通孔，所述底部器件层、上方第一器件层、上方第二器件层、
……
、上方第n
‑
1器件层、上方第n器件层相邻层之间通过各自的层间TSV通孔电连接；其中，所述竖向通孔包括层间TSV通孔。9.根据权利要求8所述的三维集成电路的制备方法，其特征在于，退火阻挡层为高比热容材料的退火阻挡层；所述退火阻挡层比热容的取值范围为大于等于0.1KJ...

【专利技术属性】
技术研发人员：张耀辉，
申请(专利权)人：苏州华太电子技术股份有限公司，
类型：发明
国别省市：